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1、,IC設(shè)計工具原理 （Cadence應(yīng)用） 哈爾濱工程大學(xué)微電子學(xué)專業(yè),第一章 IC設(shè)計基礎(chǔ),集成電路設(shè)計就是根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計成本，縮短設(shè)計周期以保全全局優(yōu)化，設(shè)計出滿足要求的集成電路。其最終的輸出是掩模版圖，通過制版和工藝流片得到所需的集成電路。,IC設(shè)計基礎(chǔ),集成電路制造過程示意圖：,IC設(shè)計基礎(chǔ),集成電路設(shè)計域主要包括三個方面： 行為設(shè)計（集成電路的功能設(shè)計） 結(jié)構(gòu)設(shè)計（邏輯和電路設(shè)計） 物理設(shè)計（光刻掩模版的幾何特性和物 理特性的具體實現(xiàn)）,IC設(shè)計基礎(chǔ),集成電路設(shè)計層次主要包括五個

2、層次： （）系統(tǒng)級 （）算法級 （）寄存器傳輸級（RTL級） （）邏輯級 （）電路級,IC設(shè)計基礎(chǔ),集成電路設(shè)計特點： （1）集成電路對設(shè)計正確性提出了更為嚴(yán)格的要求。 （2）集成電路對外引出端的數(shù)目受外形尺寸限制，外形尺寸與封裝內(nèi)芯片的引腳數(shù)目不可能同步增加，給芯片的檢測帶來困難。 （3）集成電路的布局、布線等版圖設(shè)計更加復(fù)雜，只有最終生成設(shè)計版圖，通過制作掩模、流片，才能真正實現(xiàn)集成電路的各種功能。 （4）集成電路設(shè)計必須采用分層次設(shè)計和模塊化設(shè)計。,IC設(shè)計基礎(chǔ),避免集成電路設(shè)計中出現(xiàn)錯誤措施有： （1）在芯片中設(shè)置容錯電路，使芯片具有一定的修正功能。 （2）借助計算機輔助設(shè)計工具（ED

3、A工具）對設(shè)計的每個階段進行反復(fù)驗證和檢查，并對物理因素與電學(xué)性能的交織問題進行考慮，以保證設(shè)計的正確性。,IC設(shè)計基礎(chǔ),設(shè)計信息描述： 集成電路設(shè)計信息描述主要有設(shè)計圖和語言描述方式。 與設(shè)計層次相對應(yīng)的設(shè)計描述主要有功能描述、邏輯描述、電路描述、版圖描述。 功能和邏輯描述可用設(shè)計圖和語言實現(xiàn)。 邏輯描述用邏輯圖和邏輯語言實現(xiàn)。 電路描述用電路圖實現(xiàn)。 版圖描述采版圖實現(xiàn),IC設(shè)計基礎(chǔ),IC設(shè)計流程：,IC設(shè)計基礎(chǔ),理想的IC設(shè)計：根據(jù)設(shè)計要求進行系統(tǒng)編譯，得到系統(tǒng)性能和功能描述；由系統(tǒng)性能和功能描述直接編譯出邏輯和電路描述；再由邏輯和電路描述直接編譯出相應(yīng)的物理版圖描述。 但由于缺少有效的

4、CAD工具，這種技術(shù)迄今難以實現(xiàn)。目前硅編譯器是設(shè)計自動化程度最高的一種設(shè)計技術(shù)，可實現(xiàn)算法級或寄存器傳輸級到掩模版圖，但是適用于少數(shù)幾種高度規(guī)則結(jié)構(gòu)的集成電路。,IC設(shè)計基礎(chǔ),典型的實際分層次設(shè)計流程：,IC設(shè)計基礎(chǔ),分層次設(shè)計流程主要適用于數(shù)字系統(tǒng)設(shè)計，模擬IC設(shè)計基本上是手工設(shè)計。 即便是數(shù)字IC設(shè)計，也需要較多的人工干預(yù)。,IC設(shè)計基礎(chǔ),IC設(shè)計方法 （1）全定制設(shè)計 （2）半定制設(shè)計 通道門陣列法 門海法 （3）定制設(shè)計 標(biāo)準(zhǔn)單元法 通用單元法,第二章 EDA概述,電子設(shè)計自動化（EDA：Electronic Design Automation）就是利用計算機作為工作平臺進行電子自動

5、化設(shè)計的一項技術(shù)。 涵蓋內(nèi)容：系統(tǒng)設(shè)計與仿真，電路設(shè)計與仿真，印制電路板設(shè)計與校正，集成電路版圖設(shè)計數(shù)?；旌显O(shè)計，嵌入式系統(tǒng)設(shè)計，軟硬件系統(tǒng)協(xié)同設(shè)計，系統(tǒng)芯片設(shè)計，可編程邏輯器件和可編程系統(tǒng)芯片設(shè)計，專用集成電路設(shè)計等,EDA概述,高級硬件描述語言的完善和IP（Intellectual Property）芯核被廣泛使用，使得電子系統(tǒng)和設(shè)計方式發(fā)生了根本性的轉(zhuǎn)變。 IP是集成電路知識產(chǎn)權(quán)模塊的簡稱，定義為：經(jīng)過預(yù)先設(shè)計、預(yù)先驗證，具有相對獨立的功能，可以重復(fù)使用在SoC和ASIC中的電路模塊。 IP分三類： 軟核IP 固核IP 硬核IP,EDA概述,軟核IP（soft IP）是用可綜合的硬件描述

6、語言描述的RTL級電路功能塊，不涉及用與什么工藝相關(guān)的電路和電路元件實現(xiàn)這些描述。 優(yōu)點：設(shè)計周期短，設(shè)計投入少，不涉及物理實現(xiàn)，為后續(xù)設(shè)計留有很大發(fā)揮空間，增大了IP的靈活性和適應(yīng)性。 缺點：會有一定比例的后續(xù)工序無法適應(yīng)軟核IP設(shè)計，從而造成一定程度的軟核IP修正，在性能上有較大的不可預(yù)知性。,EDA概述,硬核IP（Hard IP）是經(jīng)過布局、布線并針對某一特定工藝庫優(yōu)化過的網(wǎng)表或物理級版圖，通常是GDS-Stream的文件形式。 優(yōu)點：在功耗、尺寸方面都作了充分的優(yōu)化，有很好的預(yù)知性。 缺點：由于對工藝的依賴性使得其靈活性和可移植性都較差。,EDA概述,固核IP（Firm IP）是已經(jīng)基

7、于一般工藝庫進行了綜合和布局IP核，通常以網(wǎng)表的形式提交客戶使用。 固核IP在結(jié)構(gòu)、面積以及性能的安排上都已進行了優(yōu)化。固核IP提供了介于軟和IP和硬核IP之間的一個折中方案，比起硬核IP，具有較好的靈活性和可移植性，比起軟和IP在性能和面積上有較好的可預(yù)知性。,EDA概述,EDA發(fā)展概況： （1）20世紀(jì)60、70年代出現(xiàn)計算機輔助設(shè)計（CAD） （2）隨后出現(xiàn)CAE、CAM、CAT、CAQ。 （3）20世紀(jì)80年代，初級的具有自動化功能的EDA出現(xiàn)。 （4）20世紀(jì)90年代，EDA技術(shù)滲透到電子設(shè)計和集成電路設(shè)計各個領(lǐng)域，形成了區(qū)別于傳統(tǒng)設(shè)計的整套設(shè)計思想和方法。 （5）當(dāng)前，深亞微米工藝

8、和SoC設(shè)計對EDA技術(shù)提出更高更苛刻的要求。,EDA概述,EDA與傳統(tǒng)CAD主要區(qū)別： （1）DEA提供的電路圖形背后依靠標(biāo)準(zhǔn)的程序化模型或模型庫的支持，使得設(shè)計的電路具有仿真和分析的基本條件，傳統(tǒng)CAD僅僅是輔助作圖工具，圖形背后沒有深層次的物理含義。 （2）EDA自動化、智能化程度更高，功能豐富完善。 （3）EDA的開放性和數(shù)據(jù)交換性更好。 （4）EDA技術(shù)面向設(shè)計對象，更貼近實踐。,EDA概述,EDA技術(shù)特征： （1）硬件采用工作站和PC機。 （2）具有IP模塊化芯核的設(shè)計和可重復(fù)利用功能。 （3）EDA技術(shù)采用高級硬件描述語言描述硬件結(jié)構(gòu)、參數(shù)和功能，具有系統(tǒng)級仿真和綜合能力。,ED

9、A概述,EDA工具一般由兩部分組成： 邏輯工具 物理工具 物理工具主要實現(xiàn)物理布局布線。 邏輯工具基于網(wǎng)表、布爾邏輯、傳輸時序等概念。 該兩部分由不同工具承擔(dān)，利用標(biāo)準(zhǔn)化的網(wǎng)表文件進行數(shù)據(jù)交換。,EDA概述,EDA應(yīng)用于三方面： 印制電路板的設(shè)計（PCB） 可編程數(shù)字系統(tǒng)設(shè)計（CPLD、 FPGA、SOPC） IC設(shè)計（ASIC, Soc）,EDA概述,EDA軟件功能分類： 設(shè)計工具（以人機接口環(huán)境為主） 綜合工具（處理設(shè)計目標(biāo)）,EDA概述,設(shè)計中采用的輸入方法： 數(shù)字IC設(shè)計：硬件描述語言，狀態(tài)機，原理圖 模擬IC設(shè)計：圖形輸入，SIPCE語言輸入 PLD設(shè)計：HDL語言輸入，原理圖，狀態(tài)

10、機， 波形輸入 PCB設(shè)計：原理圖輸入,EDA概述,EDA設(shè)計方法： （1）行為描述法 （2）IP設(shè)計與復(fù)用技術(shù) （3）ASIC設(shè)計方法 （4）SoC設(shè)計方法 （5）軟硬件協(xié)同設(shè)計方法,EDA概述,IC設(shè)計工具按其用途分類： （1）設(shè)計輸入與仿真工具 （Cadence公司的Virtuoso composer、Verilog-XL、NC-verilog ） （2）綜合工具 （Synopsys公司的DC Expert ，Cadence公司的BuilderGates，Magma公司的Blast RTL） （3）布局和布線 （Cadence PKS和SE-PKS ，Synopsys的Physical

11、Compiler, Magma公司的Blast Fusion） （4）物理版圖設(shè)計和驗證工具（Cadence公司的Virtuoso Layout Editor，Synopsys公司的ComsSE ,Tanner公司的 L-edit） （5）模擬電路編輯與仿真（Synopsys公司的HSpice ，Cadence公司的Spectre Simulator ,Tanner公司的S-edit）,EDA概述,EDA主要供應(yīng)商：,Synopsys,Alta,Epic,Synopsys,IKOS,Cadence,Compass,Synopsys,Vantage,Vantage,Cadence,Synopsy

12、s,Synopsys,Compass,Mentor Graphics,Cadence,Avant!,Mentor Graphics,Sunrise,Synopsys,Compass,EDA概述,EDA業(yè)界三強： Cadence，強項為IC版圖設(shè)計和PCB設(shè)計 Synopsys，強項為邏輯綜合 Mentor Graphics，強項為PCB設(shè)計和深 亞微米IC設(shè)計驗證和測試,EDA概述,Cadence 公司簡介： 成立于1988年，公司總部位于美國加利福尼亞州的San Jose，是全球最大的EDA供應(yīng)商。 產(chǎn)品涵蓋領(lǐng)域： 包括系統(tǒng)頂層設(shè)計與仿真、信號處理、電路設(shè)計與仿真、PCB設(shè)計與分析、FPGA

13、及ASIC設(shè)計以及深亞微米IC設(shè)計等。,EDA概述,Cadence EDA工具分類： 1、板級電路設(shè)計系統(tǒng) 工具 Concept HDL原理圖設(shè)計輸入工具 Check Plus HDL原理圖設(shè)計規(guī)則檢查工具 SPECTRA Quest Engineer PCB版圖布局規(guī)劃工具 Allegro Expert專家級PCB版圖編輯工具 SPECTRA Expert AutoRouter 專家級pcb自動布線工具 SigNoise信噪分析工具 EMControl 電磁兼容性檢查工具,EDA概述,2、邏輯設(shè)計與驗證工具 Verilog-xl仿真器 Leapfrog VHDL仿真器 Affirma NC

14、Verilog仿真器 Affirma NC VHDL仿真器 Verifault-XL 故障仿真器 VeriSure代碼覆蓋率檢查工具 Envisia Build Gates 綜合工具,EDA概述,3、全定制IC設(shè)計工具 Virtuos Schematic Composer Analog Design Environment Virtuos Layout Editor Spectra Virtuoso Layout Synthesizer Assura dracula Diva,EDA概述,Synopsys公司簡介： 是為全球集成電路設(shè)計提供電子設(shè)計自動化(EDA)軟件工具的主導(dǎo)企業(yè)。為全球電子

15、市場提供技術(shù)先進的IC設(shè)計與驗證平臺，致力于復(fù)雜的芯片上系統(tǒng)(SoCs)的開發(fā)?？偛吭O(shè)在美國加利福尼亞州Mountain View，有超過60家分公司分布在北美、歐洲、日本與亞洲。 提供前后端完整IC設(shè)計方案的領(lǐng)先EDA工具供應(yīng)商。是EDA歷史上第一次由一家EDA公司集成了業(yè)界最好的前端和后端設(shè)計工具。,EDA概述,Sysnopsys 公司主要產(chǎn)品 Apollo-II （為SoC設(shè)計服務(wù)的布局布線系統(tǒng)） Hercules（層次化的物理驗證） PrimeTime（全芯片，門級靜態(tài)時序分析） Saber（混合信號、混合技術(shù)仿真器） SaberDesigner（簡單易用、交互能力強的設(shè)計工具） VC

16、S（先進的RTL及門級驗證平臺 ） Vera（為功能驗證提供測試向量自動生成） Cosmos-Scope（圖形化波形分析儀） CosmosLE（自動化的版圖全定制） ComosSE（全定制的自動化仿真環(huán)境） HSPICE（高精度電路仿真 ） NanoSim（存儲器和混合信號驗證 ）,EDA概述,Mentor Graphics公司簡介： Mentor Graphics公司成立于1981年，總部位于美國俄勒岡州的Wilsonville。Mentor提供完整的軟件和硬件設(shè)計解決方案。,EDA概述,Mentor公司的主要產(chǎn)品 Mentor DFT （深亞微米集成電路的設(shè)計測試） Calibre pro

17、duct suite （深亞微米集成電路的版圖驗證） ModelSim ，Eldo ，Mentor Graphics （深亞微米集成電路的系統(tǒng)設(shè)計仿真） Blast RTL （高容量，快速的邏輯綜合器和靜態(tài)時序分析模塊） Blast Fusion （完整的從門級網(wǎng)表到芯片的物理設(shè)計系統(tǒng) ）,第三章Cdence的系統(tǒng)組織結(jié)構(gòu),大多數(shù) Cadence 工具使用同樣的庫模型，庫結(jié)構(gòu)按目錄結(jié)構(gòu)組織數(shù)據(jù)，這利于不同工具之間的數(shù)據(jù)交互和一致操作。,物理組織,邏輯組織,目錄,庫,子目錄,單元,子目錄,視圖,系統(tǒng)組織結(jié)構(gòu),DDMS（Design Data Management System）,DDMS,物理路

18、徑 Path/lib/cell_1/layout_3.0,邏輯名稱 cell_1 layout 3.0,Library.lib,系統(tǒng)組織結(jié)構(gòu),Terms and Definitions 庫（library）：特定工藝相關(guān)的單元集合 單元（cell）：構(gòu)成系統(tǒng)或芯片模塊的設(shè)計對象 視圖（view）：單元的一種預(yù)定義類型的表示 CIW：命令解釋窗口 屬性（attributes）：預(yù)定義的名稱-值對的集合 搜索路徑（search path）：指向當(dāng)前工作目錄和 工作庫的指針,系統(tǒng)啟動,環(huán)境設(shè)置 1 .cshrc 文件設(shè)置 .cshrc文件中指定 Cadence 軟件和 licence 文件所在的路徑

19、 2 .cdsenv 文件設(shè)置 .cdsenv 文件包含了 Cadence 軟件的一些初始設(shè)置，該文件用 SKILL 語言寫，Cadence 可直接執(zhí)行 3 .cdsinit 文件設(shè)置,系統(tǒng)啟動,5 工藝文件（technology file) 技術(shù)文件包含了設(shè)計必需的很多信息，對設(shè)計，尤其是版圖設(shè)計很重要。它包含層的定義，符號化器件定義，幾何、物理、電學(xué)設(shè)計規(guī)則，以及一些針對特定 Cadence 工具的規(guī)則定義，如自動布局布線的規(guī)則，版圖轉(zhuǎn)換成 GDSII 時所使用層號的定義。 6 顯示文件（display.drf）,系統(tǒng)啟動,系統(tǒng)啟動 1 前端啟動命令,系統(tǒng)啟動,2 版圖工具啟動命令,系統(tǒng)啟

20、動,3 系統(tǒng)級啟動命令,系統(tǒng)啟動,系統(tǒng)啟動,Command Interpreter Window（CIW）,Log 文件,菜單欄,窗口號,輸出域,命令提示行,輸入域,鼠標(biāo)按鈕提示,幫助系統(tǒng),兩種方式尋求幫助 1 openbook 在UNIX提示符下輸入命令 openbook: host openbook 網(wǎng)表信息(用于LVS);工藝相關(guān)信息 驗證方式-Incremental VS Full chip Hierarchical VS Flatten Online VS offline,版圖驗證工具Dracula,Dracula 主要功能: 1設(shè)計規(guī)則檢查DRC * 2電氣規(guī)則檢查ERC 3版圖

21、填充設(shè)計數(shù)據(jù)信息; 編譯命令文件; 提交執(zhí)行文件; 查詢驗證結(jié)果報表并修改錯誤;,版圖驗證工具Dracula,版圖GDSII 格式轉(zhuǎn)換 WHY：Dracula 處理對象是GDSII文件 操作步驟： 執(zhí)行：CIWFileExportStream 彈出如下窗口：,版圖驗證工具Dracula,運行目錄,輸出文件名,What is this?,版圖驗證工具Dracula,It is this,the two units should be consistent!,These two items should be changed according to your design,版圖驗證工具Dracu

22、la,Dracula-DRC,Function of DRC 檢查布局設(shè)計與制程規(guī)則的一致性; 基本設(shè)計規(guī)則包括各層width,spcing及不同層之間的spcing,enclosure等關(guān)系; 設(shè)計規(guī)則的規(guī)定是基于process variation, equipment limitation,circuit reliability; 特殊情況下,設(shè)計規(guī)則允許有部分彈性;,Dracula-DRC,Find DRC Errors with InQuery,Dracula-DRC,Dracula DRC 驗證步驟： 把版圖的GDII文件導(dǎo)出到含有DRC規(guī)則文件的目錄（run directory）下

23、； 更改DRC文件中的INDISK和PRIMARY值； 在xterm中，進入含DRC規(guī)則文件的運行目錄下，依次輸入如下命令： % PDRACULA %:/get DRC文件名 %:/fi % ,Dracula-DRC,打開待檢驗單元的版圖視圖，在工作窗口選擇ToolsDracula Interface （對于4.45以下版本，選擇Tools-InQuery），工具菜單里多出DRC、LVS等項。,Dracula-DRC,選擇DRC-setup，彈出如下圖所示對話框，在Run Directory欄中填入運行DRC的路徑后，點OK，打開的版圖中會出現(xiàn)錯誤標(biāo)記。,Dracula-DRC,Dracula-LVS,Dracula LVS(包含器件提?。┎襟E: 1.把版圖的GDSII文件導(dǎo)出到含有LVS規(guī)則文件的