CPLDFPGA的開發(fā)與應(yīng)用.ppt

1、CPLD/FPGA的開發(fā)與應(yīng)用,現(xiàn)代電子系統(tǒng)設(shè)計方法- EDA技術(shù) 現(xiàn)代電子系統(tǒng)實現(xiàn)手段-大規(guī)模PLD 現(xiàn)代電子系統(tǒng)設(shè)計描述- HDL語言 現(xiàn)代電子系統(tǒng)設(shè)計流程- 自頂向下 現(xiàn)代電子系統(tǒng)開發(fā)平臺- EDA工具,課程教學(xué)內(nèi)容,徐志軍等，EDA技術(shù)與PLD設(shè)計，人民郵電出版社 潘松等， EDA技術(shù)與VHDL，清華大學(xué)出版社 潘松等， VHDL實用教程，電子科技大學(xué)出版社 甘歷等， VHDL應(yīng)用與開發(fā)實踐，科學(xué)出版社 侯伯亨等，現(xiàn)代數(shù)字系統(tǒng)設(shè)計，西安電子科技大學(xué)出版社 徐志軍等，CPLD/FPGA的開發(fā)與應(yīng)用，電子工業(yè)出版社 郭勇等， EDA技術(shù)基礎(chǔ)，機(jī)械工業(yè)出版社 顧斌等， 數(shù)字電路EDA設(shè)計，西

2、安電子科技大學(xué)出版社 ,參考教材及資料,第1章 EDA技術(shù)概述,伴隨著2l世紀(jì)信息化時代的到來，對電子產(chǎn)品在性能、規(guī)模、復(fù)雜度和集成度等方面的要求越來越高。與模擬系統(tǒng)相比數(shù)字系統(tǒng)具有抗干擾能力強，工作穩(wěn)定可靠，便于大規(guī)模集成，易于實現(xiàn)小型化、模塊化、低功耗等優(yōu)點，因此數(shù)字化技術(shù)己滲透到科研、生產(chǎn)和人們?nèi)粘Ｉ畹母鱾€方面，數(shù)字化、智能化、高度集成化成為現(xiàn)代電子產(chǎn)品的重要標(biāo)志，也引發(fā)了電子系統(tǒng)構(gòu)建方式的改變。,電子系統(tǒng)構(gòu)建方式的改變帶來電子產(chǎn)品設(shè)計方法的變革，目前，現(xiàn)代電子設(shè)計技術(shù)的核心已轉(zhuǎn)向基于計算機(jī)的電子設(shè)計自動化技術(shù)，即EDA(Electronic Design Automation)技術(shù)。

3、,EDA是在CAD基礎(chǔ)上發(fā)展起來的計算機(jī)輔助設(shè)計系統(tǒng)，是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件語言為主要設(shè)計描述，以計算機(jī)軟硬件開發(fā)系統(tǒng)為設(shè)計工具，自動完成集成電子系統(tǒng)設(shè)計的一門新技術(shù)。,EDA技術(shù)的發(fā)展 分為三個階段,20世紀(jì)70年代CAD,20世紀(jì)80年代CAE,20世紀(jì)90年代EDA,1.1 EDA技術(shù)發(fā)展概況,EDA技術(shù)是一門綜合性技術(shù)，它融合多學(xué)科于一體，又滲透應(yīng)用于多學(xué)科之中，其發(fā)展歷程與集成電路制造技術(shù)、在系統(tǒng)可編程技術(shù)、計算機(jī)輔助設(shè)計及應(yīng)用技術(shù)的發(fā)展同步。,進(jìn)入21世紀(jì)后，隨著基于EDA的SOC(片上系統(tǒng))設(shè)計技術(shù)的發(fā)展，軟硬核功能庫的建立，EDA技術(shù)開始步入嶄新階段：,專家

4、認(rèn)為，21世紀(jì)將是EDA技術(shù)快速發(fā)展時期， 將使得電子技術(shù)領(lǐng)域各學(xué)科的界線更加模糊(軟/硬件,模塊/系統(tǒng),方案/實現(xiàn)等)，更加互為包容其應(yīng)用更為廣泛，EDA技術(shù)將成為對21世紀(jì)產(chǎn)生重大影響的十大技術(shù)之一。,1.2 EDA技術(shù)基本特征及其優(yōu)勢,硬件描述語言HDL輸入方式使得硬件電路的設(shè)計如同修改軟件程序一樣快捷方便，可提高設(shè)計靈活性。,自頂向下Top-down設(shè)計方法是一種從抽象到具體,從模塊到電路的行為設(shè)計方式，可提高設(shè)計效率，便于系統(tǒng)級設(shè)計。,邏輯綜合與邏輯優(yōu)化等計算機(jī)自動設(shè)計技術(shù)的全方位應(yīng)用使得電子系統(tǒng)設(shè)計的自動化程度更高，且直面產(chǎn)品設(shè)計。,設(shè)計語言的標(biāo)準(zhǔn)化、開發(fā)工具的規(guī)范化以及豐富的器件

5、庫使得電子系統(tǒng)設(shè)計具有一定的開放通用性及良好的可移植性與可測試性。,大規(guī)模可編程器件CPLD/FPGA的應(yīng)用使得電子產(chǎn)品集成化程度更高，可構(gòu)建片上系統(tǒng)(SOC),且可現(xiàn)場編程或在線修改升級。,多功能的軟硬件開發(fā)工具具有強大的系統(tǒng)建模與時序仿真能力，可縮短開發(fā)周期，降低開發(fā)成本；集成開發(fā)環(huán)境對設(shè)計者要求降低。,EDA技術(shù)在設(shè)計方法與手段、設(shè)計規(guī)模與效率等方面和傳統(tǒng)設(shè)計有很大區(qū)別,傳統(tǒng)設(shè)計與計輔設(shè)計EDA,高效率的EDA設(shè)計依賴于其自頂向下的設(shè)計流程和功能強大的開發(fā)工具,1.3 EDA設(shè)計流程與開發(fā)工具,自頂向下的設(shè)計流程,設(shè)計輸入編輯器,檢查/分析器,布局/布線適配器,編程下載器,功能/時序仿真

6、器,EDA設(shè)計流程,EDA開發(fā)工具,優(yōu)化/綜合器,EDA集成開發(fā)環(huán)境,設(shè)計輸入,邏輯綜合,布線前仿真,目標(biāo)適配,布線后仿真,下載測試,基于EDA工具的開發(fā)過程,（1）原理圖輸入方式：利用EDA工具提供的圖形編輯器以原理圖的方式進(jìn)行輸入。原理圖輸入方式比較容易掌握，直觀且方便，所畫的電路原理圖與傳統(tǒng)的器件連接方式完全一樣，很容易被人接受，而且編輯器中有許多現(xiàn)成的單元器件可以利用，自己也可以根據(jù)需要設(shè)計元件。然而原理圖輸入法的優(yōu)點同時也是它的缺點：隨著設(shè)計規(guī)模增大，對于圖中密密麻麻的電路連線，設(shè)計的易讀性迅速下降，尤其是當(dāng)規(guī)模達(dá)到一定程度時這種輸入方式將無法勝任；一旦輸入完成，電路結(jié)構(gòu)幾乎無法改變

7、：難以移植、難以存檔、難以交流、難以交付，因為不可能存在一個標(biāo)準(zhǔn)化的原理圖編輯器。,對于目標(biāo)器件為FPGA/CPLD的EDA設(shè)計基本流程如下:,（2）狀態(tài)圖輸入方式：以圖形的方式表示狀態(tài)機(jī)進(jìn)行輸入。當(dāng)填好時鐘信號名、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機(jī)類型等要素后，就可以自動生成VHDL程序。這種設(shè)計方式簡化了狀態(tài)機(jī)的描述，在RTL設(shè)計中有一定的應(yīng)用。,（3）文本輸入方式：利用EDA工具提供的文本編輯器以程序代碼的方式進(jìn)行輸入。是最一般化、最具普遍性的輸入方法，任何支持HDL的EDA工具都支持文本方式的編輯和編譯，可以彌補原理圖輸入的不足。,1設(shè)計輸入,常用的設(shè)計輸入方式有三種：,欲把HDL的軟件設(shè)計與硬件實

8、現(xiàn)掛鉤，則需要利用EDA開發(fā)工具的綜合器進(jìn)行邏輯綜合。 綜合器可把HDL描述的功能轉(zhuǎn)化成具體的硬件電路。針對設(shè)計要求及給定器件的結(jié)構(gòu)特性等約束條件，綜合器通過編譯、建模、優(yōu)化、仿真等過程，可將某一特定項目的HDL描述轉(zhuǎn)化為門級電路的結(jié)構(gòu)描述是軟件描述與硬件實現(xiàn)的一座橋梁。 綜合過程可在三個層次上進(jìn)行： 行為描述RTL描述：稱作行為綜合； RTL描述門級描述：稱作結(jié)構(gòu)綜合； 門級描述版圖描述：稱作版圖綜合因此綜合器分RTL級綜合與行為級綜合兩種如：Synplify就是典型的行為級綜合工具。,2邏輯綜合和優(yōu)化,通常,VHDL程序需要行為級綜合器,硬件描述語言的綜合過程,邏輯綜合、功能仿真后才能進(jìn)行

9、目標(biāo)適配（即結(jié)構(gòu)綜合）。利用適配器將邏輯綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作(其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局與布線等)。 適配器又稱為布局布線器，其功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如JEDEG格式的文件。適配所選定的目標(biāo)器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標(biāo)器件系列。 通常EDA開發(fā)工具中的綜合器可由芯片生產(chǎn)廠家或?qū)I(yè)的第三方EDA公司提供(如 Synplicity公司的Synplify綜合器)，而適配器則需由FPGACPLD供應(yīng)商自己提供，因為適配器的適配對象直接與器件結(jié)構(gòu)相對應(yīng)。,3目標(biāo)器件布局與

10、適配,目標(biāo)適配和結(jié)構(gòu)綜合前需進(jìn)行VHDL行為功能仿真。即對VHDL所描述的內(nèi)容進(jìn)行模型功能仿真，由于VHDL的行為仿真是面向高層次的系統(tǒng)級仿真，是根據(jù)VHDL的語義進(jìn)行的，只對VHDL的系統(tǒng)描述作可行性評估測試，此時的仿真不針對任何硬件系統(tǒng)，只限于功能驗證，與具體電路沒有關(guān)系，也不考慮硬件延遲。 結(jié)構(gòu)綜合后，VHDL綜合器將生成一個VHDL網(wǎng)表文件。該網(wǎng)表文件采用VHDL結(jié)構(gòu)描述方法，可在VHDL仿真器中進(jìn)行所謂的時序仿真，此時的仿真充分考慮了電路的硬件特征，仿真結(jié)果與門級仿真基本一致。,4目標(biāo)器件的編程/下載,如果編譯、綜合、布線/適配和行為仿真、功能仿真、時序仿真等過程都沒有發(fā)現(xiàn)問題，即滿

11、足原定設(shè)計的要求，則可以將由FPGA/CPLD布線/適配器產(chǎn)生的配置/下載文件(熔絲圖JED文件)通過編程器和下載電纜載入目標(biāo)芯片F(xiàn)PGA或CPLD中。,5設(shè)計過程中的有關(guān)仿真,Altera集成開發(fā)環(huán)境- QuartusII,隨著EDA技術(shù)的發(fā)展與計算機(jī)應(yīng)用水平的提高，各大PLD生產(chǎn)廠家及EDA軟件開發(fā)商相繼推出界面友好、使用方便、功能強大的集成開發(fā)環(huán)境。如: Altera公司的Maxplus/Quartus，Xilinx公司的Foundation，Lattice公司的ispEXPERT Synplicity公司的Synplify綜合器，ModelTechnology公司的ModelSim仿真

12、器等。,1.4 EDA設(shè)計描述與HDL語言,傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計描述方法有：文字?jǐn)⑹?真值表列寫,邏輯方程式,狀態(tài)轉(zhuǎn)換圖,時序波形圖,邏輯電路圖等,中小規(guī)模數(shù)字系統(tǒng)設(shè)計中常應(yīng)用門級結(jié)構(gòu)描述方式。,基于EDA技術(shù)的數(shù)字系統(tǒng)設(shè)計描述是一種人機(jī)交互式輸入方式,除了接受電路圖/波形圖設(shè)計輸入外，最主要、也是最具EDA特色的設(shè)計描述是硬件描述語言HDL(Hardware Description Language),它用文本形式來描述數(shù)字電路的信號連接與邏輯功能,是一種RTL/系統(tǒng)級的行為描述方式，特別適合中大規(guī)模數(shù)字系統(tǒng)設(shè)計。,硬件描述語言發(fā)展至今已有20多年的歷史,它是EDA技術(shù)的重要組成部分,也是ED

13、A技術(shù)發(fā)展到高級階段的一個主要標(biāo)志,已成功應(yīng)用于數(shù)字系統(tǒng)開發(fā)的各個階段：設(shè)計,綜合,仿真和驗證等,使設(shè)計過程達(dá)到高度自動化。常用的HDL有：VHDL ，Verilog，ABEL，AHDL等。,AHDL(Altera HDL) ALTERA公司發(fā)明的HDL,特點是非常易學(xué)易用,學(xué)過高級語言的人可以在很短的時間(如幾周)內(nèi)掌握AHDL。缺點是只能用于ALTERA自己的開發(fā)系統(tǒng)。,ABEL是一種早期的硬件描述語言支持邏輯電路的多種表達(dá)形式，其中包括邏輯方程，真值表和狀態(tài)圖。,Verilog是在C語言基礎(chǔ)上發(fā)展起來的硬件描述語言，句法格式比較靈活自由，易學(xué)易用,更適合于RTL或門級描述，最大特點是便于

14、綜合，對開發(fā)工具要求降低。,VHDL語法格式類似一般的計算機(jī)高級語言，具有強大的系統(tǒng)級行為描述能力，豐富的仿真語句和庫函數(shù)，對設(shè)計的描述也具有相對獨立性。,VHDL和Verilog已先后成為IEEE標(biāo)準(zhǔn)語言，是最具代表性和使用最廣泛的HDL語言，兩者最大差別在于邏輯描述的層次不同。國內(nèi)教學(xué)大多采用編程風(fēng)格規(guī)范嚴(yán)謹(jǐn)，且引入較早的VHDL。,硬件描述語言VHDL,VHDL是美國國防部在70年代末和80年代初提出的VHSIC計劃的產(chǎn)物。,由美國國防部(DOD)制定，作為各合同廠商之間提交復(fù)雜電路設(shè)計文檔的一種標(biāo)準(zhǔn)方案。,VHDL: VHSIC Hardware Description Languag

15、e,VHSICVery High Speed Integrated Circuit（1982年）,VHDL 發(fā)展歷史,VHDL主要特點,VHDL是一門標(biāo)準(zhǔn)化語言,適用于各種EDA設(shè)計開發(fā)工具,具有很強的可移植性。 VHDL是一門設(shè)計輸入語言,將系統(tǒng)的行為功能用文本代碼描述,充分體現(xiàn)了硬件電路的軟件實現(xiàn)方式。 VHDL是一門網(wǎng)表語言,在基于計算機(jī)的設(shè)計環(huán)境中作為不同設(shè)計工具間相互通信的一種低級格式,可替換,可兼容。 VHDL是一門測試語言,可在設(shè)計描述的同時建立測試基準(zhǔn)(test-bench),對設(shè)計進(jìn)行功能模擬和行為仿真。 VHDL是一門可讀性語言,既為計算機(jī)接受也易被人們所理解；既可作為設(shè)計

16、輸入,又是一份技術(shù)文擋。 此外，與其它硬件描述語言相比，VHDL具有更強的系統(tǒng)級行為描述能力和更長的生命周期，已成為數(shù)字系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言之一。,1.5 EDA技術(shù)與SOPC設(shè)計,可編程邏輯器件PLD(Programmable Logic Device)是EDA技術(shù)的一個重要內(nèi)容，也為現(xiàn)代數(shù)字系統(tǒng)設(shè)計提供了一種新的實現(xiàn)手段-可編程的片上系統(tǒng)SOPC。即將整個系統(tǒng)在PLD芯片上實現(xiàn)，這種半定制的工藝方式不但可最大程度地縮短設(shè)計和開發(fā)時間，降低成本，提高系統(tǒng)可靠性，而且可根據(jù)用戶要求，重復(fù)編程，實現(xiàn)千差萬別的功能需求，無需增加任何硬件成本。最具吸引力的是這種設(shè)計實現(xiàn)手段還將產(chǎn)品使用者變

17、為了產(chǎn)品設(shè)計開發(fā)者。,眾所周知，數(shù)字系統(tǒng)的實現(xiàn)手段與數(shù)字器件的發(fā)展過程密切相關(guān),數(shù)字器件的發(fā)展標(biāo)志著數(shù)字系統(tǒng)實現(xiàn)手段的變革，隨著集成電路制造工藝的進(jìn)步，數(shù)字系統(tǒng)的實現(xiàn)手段經(jīng)歷了由分立元件小規(guī)模集成芯片SSIC中規(guī)模集成芯片MSIC大規(guī)模集成芯片LSIC乃至超大規(guī)模集成芯片VLSIC的過程。,數(shù)字器件從功能/規(guī)模上可分為：,數(shù)字系統(tǒng)實現(xiàn)手段,標(biāo)準(zhǔn)邏輯器件：SSIC(如邏輯門、觸發(fā)器等)，MSIC(如全加器、計數(shù)器等) 專用集成芯片：ASIC（Application Specific Integrated Circuit） 可編程邏輯器件：半定制的PLD,可編程/結(jié)構(gòu)化ASIC等。 微處理器芯片：

18、CPU，DSP，ARM等。,因此，數(shù)字系統(tǒng)可以在以下幾個層次上進(jìn)行構(gòu)建： 1) 選用通用集成電路芯片設(shè)計構(gòu)建數(shù)字系統(tǒng)。 2) 采用專用集成電路全工藝定制設(shè)計(ASIC)。 應(yīng)用可編程邏輯器件實現(xiàn)單片數(shù)字系統(tǒng)(SOC)。 選用微處理器芯片構(gòu)建數(shù)字系統(tǒng)。 采用大規(guī)模CPLD/FPGA器件實現(xiàn)可編程片上系統(tǒng)SOPC。,通用集成電路構(gòu)成數(shù)字系統(tǒng)即采用SSIC、MSIC等標(biāo)準(zhǔn)邏輯器件，根據(jù)系統(tǒng)的設(shè)計要求，構(gòu)成所需數(shù)字系統(tǒng)。早期的數(shù)字系統(tǒng)的設(shè)計，都是在這個層次上進(jìn)行的。這樣完成的系統(tǒng)設(shè)計，由于芯片之間的眾多連接，造成系統(tǒng)可靠性不高，體積較大，集成度低。當(dāng)數(shù)字系統(tǒng)大到一定規(guī)模或系統(tǒng)復(fù)雜度進(jìn)一步提高時，這種方式常常力不從心，搭建調(diào)試會變得非常困難甚至不可行。,專用集成電路ASIC可以彌補一些不足。ASIC是專為某一數(shù)字系統(tǒng)設(shè)計制作的集成電路，是面向?qū)ｉT用途的芯片，一個復(fù)雜的數(shù)字系統(tǒng)可以用一個ASIC來實現(xiàn)，因而體小量輕，功耗小，集成度高，系統(tǒng)工作可靠，是數(shù)字系統(tǒng)設(shè)計的一個重要手段。但有兩點局限了ASIC的進(jìn)一步發(fā)展空間： 一是ASIC的掩膜制作工藝和全定制制作方式使得產(chǎn)品的設(shè)計、面市周期拉長，開發(fā)成本增加，價格昂貴。 二是ASIC功能單一，靈活性差?？茖W(xué)技術(shù)發(fā)展日新月異，電子系統(tǒng)功能千差萬別，ASIC難以滿足不