EDA數(shù)字鐘的設(shè)計(jì).ppt_第1頁
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EDA數(shù)字鐘的設(shè)計(jì)1.設(shè)計(jì)思想2.設(shè)計(jì)過程2.1數(shù)字鐘原理圖3.K4模塊原理圖4.系統(tǒng)仿真圖5.OVER1.設(shè)計(jì)思想基于VHDL語言，用Top_Down的思想進(jìn)行設(shè)計(jì)。1.1確定總體結(jié)構(gòu)，如圖1-1所示。圖1-1時(shí)間計(jì)數(shù)顯示模塊數(shù)碼管顯示2.設(shè)計(jì)過程resclkring整點(diǎn)報(bào)時(shí)接數(shù)碼管的agQ6.0hrtmp設(shè)置時(shí)min10tmp設(shè)置分10位2.1數(shù)字鐘原理圖用來選擇顯示的數(shù)碼管及對(duì)應(yīng)的數(shù)，進(jìn)行循環(huán)掃描顯示對(duì)于給定的信號(hào)，輸出對(duì)應(yīng)的數(shù)，送到七段碼譯碼器。對(duì)于輸入的4位BCD碼進(jìn)行譯碼，輸出7位2.2數(shù)字鐘各部分組成模塊單元模塊設(shè)計(jì)部分分四個(gè)部分，介紹數(shù)字鐘選擇顯示數(shù)碼管和對(duì)應(yīng)的數(shù)模塊CN6,信號(hào)選擇模塊SEL61,七段碼譯碼器模塊DISP和復(fù)位，秒，分，時(shí)顯示，設(shè)置模塊。圖1-2libraryieee；useieee.std_logic_1164.all；useieee.std_logic_unsigned.all；entitycn6isport(res,clk:instd_logic；cout:outstd_logic_vector(2downto0)；endcn6；2.2.1CN6模塊的設(shè)計(jì)即無進(jìn)位的六進(jìn)制計(jì)數(shù)器，由此提供選擇信號(hào)，可提供選擇信

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