數(shù)字電路的基礎(chǔ)知識(shí)(PPT149頁(yè)).ppt

（2-1）,數(shù)字電路的基礎(chǔ)知識(shí),數(shù)字信號(hào)和模擬信號(hào),電子電路中的信號(hào),模擬信號(hào),數(shù)字信號(hào),時(shí)間連續(xù)的信號(hào),時(shí)間和幅度都是離散的,（2-2）,模擬信號(hào)：,u,正弦波信號(hào),鋸齒波信號(hào),u,（2-3）,研究模擬信號(hào)時(shí)，我們注重電路輸入、輸出信號(hào)間的大小、相位關(guān)系。相應(yīng)的電子電路就是模擬電路，包括交直流放大器、濾波器、信號(hào)發(fā)生器等。,在模擬電路中，晶體管一般工作在放大狀態(tài)。,（2-4）,數(shù)字信號(hào)：,數(shù)字信號(hào),產(chǎn)品數(shù)量的統(tǒng)計(jì)。,數(shù)字表盤(pán)的讀數(shù)。,數(shù)字電路信號(hào)：,（2-5）,研究數(shù)字電路時(shí)注重電路輸出、輸入間的邏輯關(guān)系，因此不能采用模擬電路的分析方法。主要的工具是邏輯代數(shù)，電路的功能用真值表、邏輯表達(dá)式及波形圖表示。,在數(shù)字電路中，三極管工作在開(kāi)關(guān)狀態(tài)，即工作在飽和和截止?fàn)顟B(tài)。,（2-6）,第二章 門(mén)電路和組合邏輯電路, 2.1 概述, 2.2 分離元件門(mén)電路, 2.3 TTL集成門(mén)電路, 2.4 MOS門(mén)電路,2.5 邏輯代數(shù),2.6 組合邏輯電路分析,2.7 利用小規(guī)模集成電路設(shè)計(jì)組合電路 2.8 幾種常用的中規(guī)模組件, 2.1 概述,在數(shù)字電路中，門(mén)電路是最基本的邏輯元件。門(mén)電路的輸入信號(hào)于輸出信號(hào)之間存在一定的邏輯關(guān)系，所以門(mén)電路又稱邏輯門(mén)電路。門(mén)電路是用以實(shí)現(xiàn)邏輯關(guān)系的電子電路，與基本邏輯關(guān)系相對(duì)應(yīng)，門(mén)電路主要有：與門(mén)、或門(mén)、與非門(mén)、或非門(mén)、異或門(mén)等。,在數(shù)字電路中，門(mén)電路的輸入輸出信號(hào)都是用電位（電平）的高低來(lái)表示。一般用高電平代表1、低點(diǎn)平代表0，即所謂的正邏輯系統(tǒng)。,（2-8）,只要能判斷高低電平即可,K開(kāi)-Vo=1, 輸出高電平 K合-Vo=0, 輸出低電平,可用三極管代替,（2-9）,三極管的開(kāi)關(guān)特性（截止區(qū)飽和區(qū)）：,截止,飽和,（2-10）, 2.2 分離元件門(mén)電路,一、二極管與門(mén),（2-11）,“與”邏輯,A、B、C都具備時(shí)，事件F才發(fā)生。,邏輯符號(hào),（2-12）,F=ABC,邏輯式,真值表,（2-13）,二、二極管或門(mén),（2-14）,“或”邏輯,A、B、C只有一個(gè)具備時(shí)，事件F就發(fā)生。,邏輯符號(hào),（2-15）,F=A+B+C,邏輯式,真值表,（2-16）,三、三極管非門(mén),嵌位二極管,（2-17）,“非”邏輯,A具備時(shí) ，事件F不發(fā)生；A不具備時(shí)，事件F發(fā)生。,邏輯符號(hào),（2-18）,邏輯式,真值表,（2-19）,與非門(mén),（2-20）,幾種常用的邏輯關(guān)系邏輯,“與”、“或”、“非”是三種基本的邏輯關(guān)系，任何其它的邏輯關(guān)系都可以以它們?yōu)榛A(chǔ)表示。,與非：條件A、B、C都具備，則F 不發(fā)生。,（2-21）,或非：條件A、B、C任一具備，則F 發(fā)生。,異或：條件A、B有一個(gè)具備，另一個(gè)不具備則F 發(fā)生。,（2-22）,分離元件門(mén)電路缺點(diǎn),1、體積大、工作不可靠。,2、需要不同電源。,3、各種門(mén)的輸入、輸出電平不匹配。,（2-23）, 2.3 TTL集成門(mén)電路,一、TTL與非門(mén)的基本原理,與分離元件電路相比，集成電路具有體積小、可靠性高、速度快的特點(diǎn)，而且輸入、輸出電平匹配，所以早已廣泛采用。根據(jù)電路內(nèi)部的結(jié)構(gòu)，可分為DTL、TTL、HTL、MOS管集成門(mén)電路。,（2-24）,TTL與非門(mén)的內(nèi)部結(jié)構(gòu),（2-25）,1、任一輸入為低電平（0.3V）時(shí),1V,不足以讓 T2、T5導(dǎo)通,（2-26）,1、任一輸入為低電平（0.3V）時(shí),1V,uo=5-uR2-ube3-ube43.6V高電平！,（2-27）,2、輸入全為高電平（3.4V）時(shí),電位被嵌 在2.1V,全反偏,1V,（2-28）,2、輸入全為高電平（3.4V）時(shí),全反偏,uF=0.3V,此電路,（2-29）,1、電壓傳輸特性,二、 TTL與非門(mén)的特性和技術(shù)參數(shù),測(cè)試電路,（2-30）,UOL,(0.3V),傳輸特性曲線,UOL,(0.3V),閾值UT=1.4V,理想的傳輸特性,輸出高電平,輸出低電平,（2-31）,（1）輸出高電平UOH、輸出低電平UOL,UOH2.4V UOL 0.4V 便認(rèn)為合格。,典型值UOH=3.4V UOL 0.3V 。,(2) 閾值電壓UT,uiUT時(shí)，認(rèn)為ui是低電平。,uiUT時(shí)，認(rèn)為ui是高電平。,UT=1.4V,（2-32）,2、輸入、輸出負(fù)載特性,（1）前后級(jí)之間電流的聯(lián)系,（2-33）,前級(jí)輸出為 高電平時(shí),前級(jí),后級(jí),流出前級(jí) 電流IOH（拉電流）,（2-34）,前級(jí)輸出為 低電平時(shí),前級(jí),后級(jí),流入前級(jí)的電流IOL 約 1.4mA (灌電流),（2-35）,關(guān)于電流的技術(shù)參數(shù),（2-36）,（2）扇出系數(shù):,與非門(mén)電路輸出驅(qū)動(dòng)同類門(mén)的個(gè)數(shù),前級(jí)輸出為高電平時(shí),例如：,（2-37）,前級(jí),前級(jí)輸出為 低電平時(shí),（2-38）,輸出低電平時(shí)，流入前級(jí)的電流（灌電流）：,輸出高電平時(shí)，流出前級(jí)的電流（拉電流）：,與非門(mén)的扇出系數(shù)一般是10。,（2-39）,1、懸空的輸入端相當(dāng)于接高電平。,2、為了防止干擾，可將懸空的輸入端接高電平。,說(shuō)明,（2-40）,（3）平均傳輸時(shí)間,tpd1,tpd2,平均傳輸時(shí)間,（2-41）,三、 其它類型的TTL門(mén)電路（三態(tài)門(mén)）,E-控制端,（2-42）,（2-43）,（2-44）,符號(hào),功能表,（2-45）,符號(hào),功能表,（2-46）,三態(tài)門(mén)主要作為T(mén)TL電路與總線間的接口電路,用途：,E1、E2、E3分時(shí)接入高電平,（2-47）, 2.4 MOS門(mén)電路,半導(dǎo)體集成門(mén)電路按導(dǎo)電類型分為： 雙極型（TTL)(雙極型晶體管） MOS型（絕緣柵場(chǎng)效應(yīng)管）（單極型晶體管） MOS型： 優(yōu)點(diǎn)： 制造工藝簡(jiǎn)單、集成度高、功耗低、抗 干擾能力強(qiáng)，便于向大規(guī)模集成電路發(fā) 展。 缺點(diǎn)：工作速度較低。,（2-48）,一、場(chǎng)效應(yīng)晶體管,場(chǎng)效應(yīng)管與雙極型晶體管不同，它是多子導(dǎo)電，輸入阻抗高，溫度穩(wěn)定性好。,結(jié)型場(chǎng)效應(yīng)管JFET,絕緣柵型場(chǎng)效應(yīng)管MOS,場(chǎng)效應(yīng)管有兩種:,（2-49）,1、 絕緣柵場(chǎng)效應(yīng)管:,（1）結(jié)構(gòu)和電路符號(hào),P型基底,兩個(gè)N區(qū),SiO2絕緣層,（2-50）,金屬鋁,導(dǎo)電溝道,N溝道增強(qiáng)型,（2-51）,P溝道增強(qiáng)型,（2-52）,P溝道耗盡型,予埋了導(dǎo)電溝道,（2-53）,（2）MOS管的工作原理,以N溝道增強(qiáng)型為例,（2-54）,UGS=0時(shí),對(duì)應(yīng)截止區(qū),（2-55）,UGS0時(shí),感應(yīng)出電子,VT稱為閾值電壓,（2-56）,UGS較小時(shí)，導(dǎo)電溝道相當(dāng)于電阻將D-S連接起來(lái)，UGS越大此電阻越小。,（2-57）,當(dāng)UDS不太大時(shí)，導(dǎo)電溝道在兩個(gè)N區(qū)間是均勻的。,當(dāng)UDS較大時(shí)，靠近D區(qū)的導(dǎo)電溝道變窄。,（2-58）,UDS增加，UGS=VT時(shí)，靠近D端的溝道被夾斷，稱為予夾斷。,（2-59）,（3）增強(qiáng)型N溝道MOS管的特性曲線,轉(zhuǎn)移特性曲線,（2-60）,輸出特性曲線,UGS0,（2-61）,二、 NMOS門(mén)電路 1、NMOS“非”門(mén)電路,ui=“1”,ui=“0”,（2-62）,實(shí)際結(jié)構(gòu),？,等效結(jié)構(gòu),（2-63）,2、”與非”門(mén)電路,A,Y,UCC,B,（2-64）,2、”或非”門(mén)電路,A,Y,UCC,B,（2-65）,三、 CMOS反相器（互補(bǔ)對(duì)稱）,（2-66）,ui=0,u=“”,1、“非”門(mén)電路,（2-67）,ui=,u=“”,（2-68）,2、“與非”門(mén)電路（略） 3、“或非”門(mén)電路（略）,（2-69）,三、CMOS電路的優(yōu)點(diǎn),、靜態(tài)功耗小。,、允許電源電壓范圍寬（318V）。,3、扇出系數(shù)大，抗噪容限大。,（2-70）,2.5 邏輯代數(shù),一、邏輯代數(shù)運(yùn)算法則,在數(shù)字電路中，我們要研究的是電路的輸入輸出之間的邏輯關(guān)系，所以數(shù)字電路又稱邏輯電路，相應(yīng)的研究工具是邏輯代數(shù)（布爾代數(shù)）。,在邏輯代數(shù)中，邏輯函數(shù)的變量只能取兩個(gè)值（二值變量），即0和1，中間值沒(méi)有意義，這里的0和1只表示兩個(gè)對(duì)立的邏輯狀態(tài)，如電位的低高（0表示低電位，1表示高電位）、開(kāi)關(guān)的開(kāi)合等。,（2-71）,1、幾種基本的邏輯運(yùn)算,從三種基本的邏輯關(guān)系，我們可以得到以下邏輯運(yùn)算：,0 0=0 1=1 0=0,1 1=1,0+0=0,0+1=1+0=1+1=1,（2-72）,2、邏輯代數(shù)的基本定律,（1）基本運(yùn)算規(guī)則,A+0=A A+1=1 A 0 =0 A=0 A 1=A,（2-73）,（2）基本代數(shù)規(guī)律,交換律,結(jié)合律,分配律,A+B=B+A,A B=B A,A+(B+C)=(A+B)+C=(A+C)+B,A (B C)=(A B) C,A(B+C)=A B+A C,A+B C=(A+B)(A+C),（2-74）,（3）吸收規(guī)則,a. 原變量的吸收：,A+AB=A,證明：,A+AB=A(1+B)=A1=A,利用運(yùn)算規(guī)則可以對(duì)邏輯式進(jìn)行化簡(jiǎn)。,例如：,（2-75）,b.反變量的吸收：,證明：,例如：,（2-76）,c.混合變量的吸收：,證明：,例如：,（2-77）,(4) 反演定理：,可以用列真值表的方法證明：,（2-78）,二、 邏輯函數(shù)的表示法,1、真值表：將輸入、輸出的所有可能狀態(tài)一一對(duì)應(yīng)地列出。,（2-79）,請(qǐng)注意,n個(gè)變量可以有2n個(gè)組合，一般按二進(jìn)制的順序，輸出與輸入狀態(tài)一一對(duì)應(yīng)，列出所有可能的狀態(tài)。,（2-80）,2、邏輯函數(shù)式,把邏輯函數(shù)的輸入、輸出關(guān)系寫(xiě)成與、或、非等邏輯運(yùn)算的組合式，即邏輯代數(shù)式，稱為邏輯函數(shù)式，我們通常采用“與或”的形式。,比如：,若表達(dá)式中的乘積包含了所有變量的原變量或反變量，則這一項(xiàng)稱為最小項(xiàng)，上式中每一項(xiàng)都是最小項(xiàng)。,若兩個(gè)最小項(xiàng)只有一個(gè)變量以原、反區(qū)別，稱它們邏輯相鄰。,（2-81）,邏輯相鄰的項(xiàng)可以 合并，消去一個(gè)因子,（2-82）,3、卡諾圖：,將n個(gè)輸入變量的全部最小項(xiàng)用小方塊陣列圖表示，并且將邏輯相臨的最小項(xiàng)放在相臨的幾何位置上，所得到的陣列圖就是n變量的卡諾圖。,卡諾圖的每一個(gè)方塊（最小項(xiàng)）代表一種輸入組合，并且把對(duì)應(yīng)的輸入組合注明在陣列圖的上方和左方。,（2-83）,兩變量卡諾圖,三變量卡諾圖,（2-84）,四變量卡諾圖,（2-85）,有時(shí)為了方便，用二進(jìn)制對(duì)應(yīng)的十進(jìn)制表示單元編號(hào)。,F( A , B , C )=( 1 , 2 , 4 , 7 ),1,2,4,7單元取1，其它取0,（2-86）,（2-87）,4、邏輯圖：,把相應(yīng)的邏輯關(guān)系用邏輯符號(hào)和連線表示出來(lái)。,F=AB+CD,（2-88）,三、邏輯函數(shù)的化簡(jiǎn),1、利用邏輯代數(shù)的基本公式：,例：,（2-89）,例：,反演,（2-90）,？,AB=AC,A+B=A+C,請(qǐng)注意與普通代數(shù)的區(qū)別！,（2-91）,2、利用卡諾圖化簡(jiǎn)：,（2-92）,AB,（2-93）,F=AB+BC,化簡(jiǎn)過(guò)程：,（2-94）,利用卡諾圖化簡(jiǎn)的規(guī)則：,（1）相臨單元的個(gè)數(shù)是2N個(gè)，并組成矩形時(shí)，可以合并。,（2-95）,（2-96）,（2）先找面積盡量大的組合進(jìn)行化簡(jiǎn)，可以減少每項(xiàng)的因子數(shù)。,（3）各最小項(xiàng)可以重復(fù)使用。,（4）注意利用無(wú)所謂狀態(tài)，可以使結(jié)果大大簡(jiǎn)化。,（5）所有的1都被圈過(guò)后，化簡(jiǎn)結(jié)束。,（6）化簡(jiǎn)后的邏輯式是各化簡(jiǎn)項(xiàng)的邏輯和(“與或”式）。,（2-97）,例：化簡(jiǎn),F(A,B,C,D)=(0,2,3,5,6,8,9,10,11, 12,13,14,15),（2-98）,例：化簡(jiǎn),（2-99）,例：已知真值表如圖，用卡諾圖化簡(jiǎn)。,（2-100）,化簡(jiǎn)時(shí)可以將無(wú)所謂狀態(tài)當(dāng)作1或0，目的是得到最簡(jiǎn)結(jié)果。,F=A,（2-101）,2.6 組合邏輯電路分析,1、由給定的邏輯圖寫(xiě)出邏輯關(guān)系表達(dá)式。,分析步驟：,2、用邏輯代數(shù)或卡諾圖對(duì)邏輯代數(shù)進(jìn)行化簡(jiǎn)。,3、列出輸入輸出狀態(tài)表并得出結(jié)論。,電路 結(jié)構(gòu),輸入輸出之間的邏輯關(guān)系,（2-102）,例：分析下圖的邏輯功能。,（2-103）,真值表,相同為“1” 不同為“0”,同或門(mén),（2-104）,例：分析下圖的邏輯功能。,（2-105）,真值表,相同為“0” 不同為“1”,異或門(mén),（2-106）,例：分析下圖的邏輯功能。,0,1,被封鎖,1,1,（2-107）,1,0,被封鎖,1,選通電路,（2-108）,2.7 組合邏輯電路設(shè)計(jì),任務(wù)要求,最簡(jiǎn)單的邏輯電路,1、指定實(shí)際問(wèn)題的邏輯含義，列出真值表 (狀態(tài)表）。,分析步驟：,2、寫(xiě)出邏輯式并用邏輯代數(shù)或卡諾圖對(duì)邏輯式進(jìn)行化簡(jiǎn)。,3、畫(huà)出邏輯圖。,（2-109）,例：設(shè)計(jì)三人表決電路（A、B、C）。每人一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。,1、首先指明邏輯符號(hào)取“0”、“1”的含義。三個(gè)按鍵A、B、C按下時(shí)為“1”，不按時(shí)為“0”。輸出是F，多數(shù)贊成時(shí)是“1”，否則是“0”。,2、根據(jù)題意列出邏輯狀態(tài)表。,（2-110）,邏輯狀態(tài)表,3、畫(huà)出卡諾圖：,（2-111）,用卡諾圖化簡(jiǎn),（2-112）,4、根據(jù)邏輯表達(dá)式畫(huà)出邏輯圖。,（2-113）,若用與非門(mén)實(shí)現(xiàn),（2-114）,2.8 幾種常用的組合邏輯組件 常用的組合部件的種類很多，如加法器、譯碼器、編碼器、數(shù)據(jù)選擇器、比較器、奇偶發(fā)生器及校驗(yàn)器等。它們應(yīng)用很廣泛，都由中規(guī)模集成產(chǎn)品。 一、加法器（它是計(jì)算機(jī)系統(tǒng)的基本部件之一）,舉例：A=1101, B=1001, 計(jì)算A+B,0,1,1,0,1,0,0,1,1,（2-115）,加法運(yùn)算的基本規(guī)則：,（1）逢二進(jìn)一。,（2）最低位是兩個(gè)數(shù)最低位的疊加，不需考慮進(jìn)位。,（3）其余各位都是三個(gè)數(shù)相加，包括加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位。,（4）任何位相加都產(chǎn)生兩個(gè)結(jié)果：本位和、向高位的進(jìn)位。,（2-116）,（1）半加器：,半加運(yùn)算不考慮從低位來(lái)的進(jìn)位,A-加數(shù)；B-被加數(shù)；S-本位和； C-進(jìn)位。,真值表,（2-117）,真值表,（2-118）,邏輯圖,邏輯符號(hào),（2-119）,（2）全加器：,多位數(shù)相加時(shí)，半加器可用于最低為求和，并給出進(jìn)位數(shù)。第二位的相加還要考慮前面低位的進(jìn)位數(shù)。 an-加數(shù)；bn-被加數(shù)；cn-1-低位的進(jìn)位；sn-本位和；cn-進(jìn)位。,邏輯狀態(tài)表見(jiàn)下頁(yè),（2-120）,1,n,n,n,n,n,n,c,),b,a,b,a,(,c,),b,a,b,a,(,s,n,n,N-1,n,n,-,+,+,+,=,（2-121）,1,n,n,n,n,n,n,c,),b,a,b,a,(,c,),b,a,b,a,(,s,n,n,N-1,n,n,-,+,+,+,=,半加和：,所以：,（2-122）,全加器的和是半加器S與前級(jí)進(jìn)位Cn-1的異或邏輯，因此可用兩個(gè)半加器組成一個(gè)全加器。 用半加器1先得出半加和S，再將S與低位進(jìn)位Cn-1輸入半加器2，半加器2的本位和輸出即為全加和Sn。 另外把兩個(gè)半加器的進(jìn)位輸出用一個(gè)或門(mén)進(jìn)行或運(yùn)算，即得到全加進(jìn)位信號(hào)Cn。,（2-123）,邏輯圖,邏輯符號(hào),（2-124）,全加器SN74LS183的管腳圖,（2-125）,應(yīng)用舉例：用一片SN74LS183構(gòu)成兩位串行進(jìn)位全加器。,串行進(jìn)位,（2-126）,其它組件：,SN74H83-四位串行進(jìn)位全加器。,SN74283-四位超前進(jìn)位全加器。,（2-127）,二、 編碼器,所謂編碼就是賦予選定的一系列二進(jìn)制代碼以固定的含義。,n個(gè)二進(jìn)制代碼（n位二進(jìn)制數(shù)）有2n種不同的組合，可以表示2n個(gè)信號(hào)。,（1）二進(jìn)制編碼器,將一系列信號(hào)狀態(tài)編制成二進(jìn)制代碼。,（2-128）,例：用與非門(mén)組成三位二進(jìn)制編碼器,-八線-三線編碼器,設(shè)八個(gè)輸入端為I1I8，八種狀態(tài)，與之對(duì)應(yīng)的輸出設(shè)為F1、F2、F3，共三位二進(jìn)制數(shù)。,設(shè)計(jì)編碼器的過(guò)程與設(shè)計(jì)一般的組合邏輯電路相同，首先要列出狀態(tài)表，然后寫(xiě)出邏輯表達(dá)式并進(jìn)行化簡(jiǎn)，最后畫(huà)出邏輯圖。,（2-129）,真值表,（2-130）,8-3譯碼器邏輯圖,（2-131）,（2）二-十進(jìn)制編碼器,將十個(gè)狀態(tài)（對(duì)應(yīng)于十進(jìn)制的十個(gè)代碼）編制成BCD碼（二-十進(jìn)制碼）。輸入是09十個(gè)數(shù)字，輸出的是對(duì)應(yīng)的二進(jìn)制代碼。,十個(gè)輸入,四位,輸入：I0 I9,輸出：F4 F1,這種編碼器通常稱為10/4線編碼器。 列出狀態(tài)表如下：,（2-132）,狀態(tài)表,（2-133）,邏輯圖略,（2-134）,（3）優(yōu)先編碼器 若多個(gè)輸入端同時(shí)有信號(hào)的情況如何處理呢？（比如：計(jì)算機(jī)系統(tǒng)的中斷請(qǐng)求） 要求主機(jī)能自動(dòng)識(shí)別這些請(qǐng)求信號(hào)的優(yōu)先級(jí)別，按次序進(jìn)行編碼。即優(yōu)先編碼器。 例如：10/4線優(yōu)先編碼器的編碼過(guò)程： 輸入信號(hào)（I1-I9)的優(yōu)先次序?yàn)椋篒9-I1。,（2-135）,三、譯碼器,譯碼是編碼的逆過(guò)程，即將某二進(jìn)制翻譯成電路的某種狀態(tài)。,（1）二進(jìn)制譯碼器,將n種輸入的組合譯成2n種電路狀態(tài)。也叫n-2n線譯碼器。,譯碼器的輸入：,一組二進(jìn)制代碼,譯碼器的輸出：,一組高低電平信號(hào),（2-136）,例如： 3/8譯碼器譯碼過(guò)程 ：輸入為一組三位 二進(jìn)制，譯成對(duì)應(yīng)的八個(gè)輸出信號(hào)。 a.列出譯碼器的狀態(tài)表 設(shè)ABC每個(gè)輸出代表一種組合。 b.由狀態(tài)表