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2010年暑假小學(xué)期FPGA實(shí)驗(yàn)報(bào)告 無81任凱強(qiáng) FPGA實(shí)驗(yàn)報(bào)告 學(xué)號(hào)：2008011030 姓名：任凱強(qiáng) 系別：電子工程系 實(shí)驗(yàn)日期：10/7/510/7/8 一 基本組合邏輯電路設(shè)計(jì) 實(shí)驗(yàn)一： 加法器的設(shè)計(jì)【實(shí)驗(yàn)?zāi)康摹浚?1、掌握加法器的工作原理和設(shè)計(jì)方法； 2、理解逐次進(jìn)位和超前進(jìn)位加法器的原理?！緦?shí)驗(yàn)內(nèi)容】:（只列了我做了的實(shí)驗(yàn)內(nèi)容）1、 實(shí)現(xiàn)4位逐次進(jìn)位加法器的門級(jí)設(shè)計(jì)；（必做）2、 實(shí)現(xiàn)4位超前進(jìn)位加法器的門級(jí)設(shè)計(jì)，并比較其和4位逐次進(jìn)位加法器的資源 以及速度性能；（必做）3、 完成4位逐次進(jìn)位加法器和4位超前進(jìn)位加法器的仿真，并下載到開發(fā)板上驗(yàn)證；（必做）用開關(guān)K1K4 對(duì)應(yīng)一個(gè)加法的高位低位，K5K8 對(duì)應(yīng)另一個(gè)加數(shù)，用核心板的按鍵S1 表示最低位的進(jìn)位輸入。低四位輸出分別用LED5LED8 顯示，最高位的進(jìn)位輸出用LED1 顯示。輸入不同的數(shù)據(jù)，檢驗(yàn)加法器工作是否正確。4、用已經(jīng)設(shè)計(jì)出的4 位超前進(jìn)位加法器完成8 位超前進(jìn)位加法器的設(shè)計(jì)，要求進(jìn)行仿真，并下載到開發(fā)板上驗(yàn)證；（選做內(nèi)容）5、利用一位全加器級(jí)聯(lián)實(shí)現(xiàn)8 位加法器，并與8 位超前進(jìn)位加法器進(jìn)行速度和資源占用比較；（選做內(nèi)容）【設(shè)計(jì)思路與原理圖】一位全加器的設(shè)計(jì)：實(shí)驗(yàn)原理： 全加器真值表ABCinSCo0000000110010100110110010101011100111111組成多位加法器的基本單元是一位全加器。一位全加器的輸入為被加數(shù)A、加數(shù)B 以及低一位來的進(jìn)位Cin，輸出為本位的和S 及向高一位的進(jìn)位Co。根據(jù)全加器功能，列出真值表，如上圖所示；且由上表可得：；原理圖如下：1、 四位逐次加法器門級(jí)設(shè)計(jì)：可由一位全加器和邏輯門組成，原理圖如下：仿真結(jié)果：波形仿真如下：管腳綁定如下表：模式NO.0XYCinSCoPin_4Pin_1Pin_12,Pin8Pin_6Pin_235Pin_16Pin_13Pin_172、 四位超前進(jìn)位加法器原理：超前進(jìn)位加法器是一種通過縮短進(jìn)位信號(hào)的生成時(shí)間加快運(yùn)算速度的電路。這里采用進(jìn)位產(chǎn)生函數(shù)和進(jìn)位傳遞函數(shù)。其中，P 為進(jìn)位傳遞函數(shù)，G 為進(jìn)位產(chǎn)生函數(shù)。當(dāng)G 為1 時(shí)，表示A 和B都為1，這時(shí)不管Cin 為何值都會(huì)產(chǎn)生進(jìn)位信號(hào)，稱為進(jìn)位生成信號(hào)。而當(dāng)P 為1 時(shí)，意味著A 和B 中有一個(gè)為1，另一個(gè)為0，如果Cin 為1，則產(chǎn)生進(jìn)位，否則沒有進(jìn)位，類似把Cin 的值傳給了Co，因此稱為進(jìn)位傳遞函數(shù)。依此可得各級(jí)進(jìn)位的遞推函數(shù)：由上式可以看出，每級(jí)的進(jìn)位信號(hào)可以不需要等待之前一級(jí)的進(jìn)位信號(hào)，而直接由各級(jí)的進(jìn)位產(chǎn)生、進(jìn)位傳遞、以及最低位進(jìn)位輸入計(jì)算得到，可以提高速度。原理圖如下：仿真結(jié)果：波形仿真結(jié)果：管腳綁定如下表：模式NO.0XYCinSCoPin_4Pin_1Pin_12,Pin8Pin_6Pin_235Pin_16Pin_13Pin_173、8位超前進(jìn)位加法器（選作）設(shè)計(jì)思路：只需以Cin作為最低位進(jìn)位的，把輸入X7:0和Y7:0的低四位相加，把得到的S1作為輸出S7:0的低四位，得到的進(jìn)位C1作為兩個(gè)加數(shù)X7:0、Y7:0高四位相加時(shí)的最低位進(jìn)位；兩個(gè)加數(shù)高四位相加得到的S2作為輸出S7:0的高四位，得到的C2作為最后的進(jìn)位Co。仿真結(jié)果：波形仿真結(jié)果：說明：由于界面太小，不能把所有的輸入都考下來，仿真中X7:0的高四位及最低位進(jìn)位均為0.管腳綁定如下表：模式NO.1Q1Q2CinSCoPin_240Pin_233Pin_12Pin_8Pin_6Pin_4Pin_1Pin_169Pin_20Pin_13Pin_214、8位逐次進(jìn)位加法器（選作）設(shè)計(jì)思路：8為逐次進(jìn)位加法器的設(shè)計(jì)思路與4為逐次進(jìn)位加法器的設(shè)計(jì)思路完全一樣，只是多級(jí)聯(lián)了四個(gè)1位全加器罷了，這里便不再贅述。仿真結(jié)果：波形仿真：說明：由于界面太小，不能把所有的輸入都考下來，仿真中X7:0的高四位及最低位進(jìn)位均為0.管腳綁定如下表：模式NO.1Q1Q2CinSCoPin_240Pin_233Pin_12Pin_8Pin_6Pin_4Pin_1Pin_169Pin_20Pin_13Pin_21【思考題】1、 比較逐次進(jìn)位加法器和超前進(jìn)位加法器的區(qū)別。 答：超前進(jìn)位加法器具有超前進(jìn)位的功能：就是根據(jù)加數(shù)利用遞推表達(dá)式將各位的進(jìn)位預(yù)先計(jì)算出來，這樣每一位的加法計(jì)算幾乎能同時(shí)進(jìn)行，這樣相比逐次進(jìn)位加法器就能大大地減少延時(shí)。當(dāng)然，這是要以資源的增加和器件的復(fù)雜度為代價(jià)的。 2、 自行設(shè)計(jì)一個(gè)1 位全減器。如何利用4 位加法器實(shí)現(xiàn)一個(gè)4 位全減器？ 答:在數(shù)字電路中，一般用補(bǔ)碼來表示負(fù)數(shù)。采用補(bǔ)碼來表示負(fù)數(shù)減法就變成了加法，因此可利用家發(fā)起來實(shí)現(xiàn)加法器。實(shí)現(xiàn)時(shí)只需將一個(gè)加數(shù)各位求反然后將最低位的進(jìn)位設(shè)為1，即就是這個(gè)數(shù)的補(bǔ)碼，然后將兩個(gè)加數(shù)相加得到的便是相減得到的數(shù)的補(bǔ)碼?！敬a清單】：一位全加器的門級(jí)實(shí)現(xiàn)：add1.v四位逐次進(jìn)位加法器： add4.v四位超前進(jìn)位加法器： add4_1.v八位超前進(jìn)位加法器： add8_1.v八位逐次進(jìn)位加法器： add8.v 實(shí)驗(yàn)四 競爭冒險(xiǎn)消除實(shí)驗(yàn)【實(shí)驗(yàn)?zāi)康摹浚?1、了解競爭冒險(xiǎn)產(chǎn)生的原因及其避免方法。 2、學(xué)會(huì)利用軟件仿真和硬件實(shí)現(xiàn)對(duì)數(shù)字電路的邏輯功能進(jìn)行驗(yàn)證和分析?！緦?shí)驗(yàn)原理及說明】：一般來說，當(dāng)一個(gè)們的兩個(gè)或兩個(gè)以上的輸入發(fā)生改變時(shí)，由于這些信號(hào)是經(jīng)過不同的路徑產(chǎn)生的，不同的路徑的延時(shí)往往又是不同的，使得各輸入信號(hào)狀態(tài)改變的時(shí)刻有先有后，這種時(shí)差引起的現(xiàn)象叫做競爭。競爭的結(jié)果若導(dǎo)致險(xiǎn)象發(fā)生并造成錯(cuò)誤結(jié)果，則這種競爭叫做臨界競爭。消除競爭險(xiǎn)象的方法有兩種：代數(shù)法和卡諾圖法。代數(shù)法：就是根據(jù)組合電路的邏輯表達(dá)式來判斷該電路是否存在邏輯現(xiàn)象并設(shè)法消除它，具體為若兩級(jí)門電路的與-或（或-與）邏輯表達(dá)式在某種輸入情況下，變成形式，則該電路存在險(xiǎn)象?？ㄖZ圖法：就是根據(jù)組合電路對(duì)應(yīng)的卡諾圖來判斷該電路是否存在邏輯現(xiàn)象并設(shè)法消除它。具體是在卡諾圖中兩個(gè)方格群中只要有一條小邊相鄰，則對(duì)應(yīng)電路就會(huì)有險(xiǎn)象發(fā)生。在邏輯表達(dá)式中，當(dāng)B=C=1時(shí)，便會(huì)出現(xiàn),有代數(shù)法知圖中便會(huì)有險(xiǎn)象發(fā)生又由卡諾圖法可知只要加上冗余項(xiàng)BC，即將表達(dá)式變?yōu)?，變可消除競爭險(xiǎn)象?！驹O(shè)計(jì)思路】由數(shù)字電路與邏輯設(shè)計(jì)的知識(shí)可知消除電路的競爭險(xiǎn)象可用卡諾圖法，通過卡諾圖法可知增加冗余項(xiàng)BC后電路的競爭險(xiǎn)象便被消除了。原電路的電路圖：增加冗余項(xiàng)后電路圖：改進(jìn)前電路仿真結(jié)果：改進(jìn)前電路波形仿真結(jié)果：分析說明：不知道為什么，仿真結(jié)果中A和A是有延時(shí)的，而且也出現(xiàn)兩個(gè)都為0的時(shí)刻，但輸出Y中就是沒有出現(xiàn)毛刺。改進(jìn)后電路的的仿真結(jié)果：改進(jìn)電路后的波形仿真結(jié)果：分析與說明：改進(jìn)后的電路由于不會(huì)出現(xiàn)形式，因此必然不會(huì)出現(xiàn)競爭險(xiǎn)象。管腳綁定如下表：模式NO.0ABCYPin_235Pin_236Pin_237Pin_17【思考題】：1、 還有其他哪些方法消除可以消除競爭冒險(xiǎn)現(xiàn)象，舉例說明。 答：消除競爭險(xiǎn)象的方法有兩種：代數(shù)法和卡諾圖法。代數(shù)法：就是根據(jù)組合電路的邏輯表達(dá)式來判斷該電路是否存在邏輯現(xiàn)象并設(shè)法消除它，具體為若兩級(jí)門電路的與-或（或-與）邏輯表達(dá)式在某種輸入情況下，變成形式，則該電路存在險(xiǎn)象?？ㄖZ圖法：就是根據(jù)組合電路對(duì)應(yīng)的卡諾圖來判斷該電路是否存在邏輯現(xiàn)象并設(shè)法消除它。具體是在卡諾圖中兩個(gè)方格群中只要有一條小邊相鄰，則對(duì)應(yīng)電路就會(huì)有險(xiǎn)象發(fā)生?！敬a清單】：改進(jìn)前的原始電路：jingzheng.v改進(jìn)后的電路 jingzheng_1.v 二 基本時(shí)序邏輯電路設(shè)計(jì) 實(shí)驗(yàn)五、D觸發(fā)器的設(shè)計(jì)【實(shí)驗(yàn)?zāi)康摹浚?、 掌握時(shí)序邏輯電路的基本分析和設(shè)計(jì)方法。2、 理解觸發(fā)器的工作原理，用硬件描述語言實(shí)現(xiàn)觸發(fā)器的門級(jí)設(shè)計(jì)?！緦?shí)驗(yàn)原理及說明】： 本實(shí)驗(yàn)要求設(shè)計(jì)一個(gè)具有一個(gè)異步清零功能的D觸發(fā)器，其功能表如下：DnR(清零端)010110000101由上表可知D觸發(fā)器的狀態(tài)方程為，從而可得D觸發(fā)器的狀態(tài)轉(zhuǎn)換表：000010101111【設(shè)計(jì)思路】：實(shí)驗(yàn)要求設(shè)計(jì)一個(gè)具有異步清零功能的D觸發(fā)器，參考數(shù)電書上的無清零功能的電路我設(shè)計(jì)了如下的電路：仿真結(jié)果：波形仿真結(jié)果：分析說明：從波形仿真結(jié)果中可以看出，電路還會(huì)有競爭險(xiǎn)象發(fā)生，但是這些都是靜態(tài)險(xiǎn)象，對(duì)電路的結(jié)果不會(huì)產(chǎn)生影響。管腳綁定如下表：模式NO.0DRCPQPin_235Pin_236Pin_237Pin_17【選作】：設(shè)計(jì)一個(gè)上升沿觸發(fā)的JK觸發(fā)器。設(shè)計(jì)思路： JK觸發(fā)器的原理和D觸發(fā)器基本相似，只是激勵(lì)表不同而已，因此仿照D觸發(fā)器的設(shè)計(jì)思路，先列出其功能表，然后根據(jù)功能表寫出狀態(tài)方程、激勵(lì)表、狀態(tài)轉(zhuǎn)換表，從而用行為描述完成設(shè)計(jì)。實(shí)驗(yàn)原理： JK觸發(fā)器的功能表：現(xiàn)在輸入次態(tài)功能101置1010置000保持11計(jì)數(shù)翻轉(zhuǎn)JK觸發(fā)器的狀態(tài)方程： JK觸發(fā)器的激勵(lì)表：狀態(tài)轉(zhuǎn)換所需要的輸入0110仿真結(jié)果：波形仿真結(jié)果：分析與說明：有波形仿真可以看出設(shè)計(jì)的JK觸發(fā)器滿足要求。管腳綁定如下表：模式NO.0CPJKRQPin_237Pin_236Pin_235Pin_238Pin_17【思考題】：1、 給出鎖存器的定義，它與邊沿觸發(fā)器的區(qū)別是什么？ 答：鎖存器和觸發(fā)器的區(qū)別在于：前者是點(diǎn)位觸發(fā)型電路，后者是脈沖觸發(fā)型電路。【代碼清單】：D觸發(fā)器的門級(jí)設(shè)計(jì)：Dcfq.vD觸發(fā)器的行為及設(shè)計(jì)：Dcfq_xw.vJK觸發(fā)器的行為設(shè)計(jì)： JK.v 實(shí)驗(yàn)八、累加器的設(shè)計(jì)【實(shí)驗(yàn)?zāi)康摹浚?、 掌握時(shí)序邏輯電路的基本分析和設(shè)計(jì)方法。2、 初步了解模塊化設(shè)計(jì)思想，理解累加器的工作原理，用硬件描述語言實(shí)現(xiàn)指定功能累加器的設(shè)計(jì)?！驹O(shè)計(jì)思路】： 累加器其實(shí)就是實(shí)現(xiàn)多個(gè)數(shù)的相加，而我們?cè)O(shè)計(jì)的加法器只能做兩個(gè)數(shù)的相加，很自然的一個(gè)想法就是用一個(gè)寄存器記錄上一次相加得到的結(jié)果，然后將后一個(gè)加數(shù)與上一次的結(jié)果相加，因此只需用加法器和寄存器以及一些邏輯原件便可實(shí)現(xiàn)累加器。【實(shí)驗(yàn)原理】： 原理圖 累加器可以實(shí)現(xiàn)多個(gè)數(shù)據(jù)的累積相加求和，原理圖如上圖，在累加器工作前，給累加器的寄存器清零，在時(shí)鐘信號(hào)的控制下，寄存器數(shù)據(jù)與輸入數(shù)據(jù)相加，結(jié)果送入寄存器保存。重復(fù)這個(gè)過程，直到加完所有該相加的數(shù)，從而實(shí)現(xiàn)多個(gè)數(shù)據(jù)的累加求和。仿真結(jié)果：波形仿真結(jié)果：分析與說明：從圖中可以看出，當(dāng)加數(shù)交替為1和0是，結(jié)果隔兩個(gè)時(shí)鐘增加1，是正確的。管腳綁定如下表：模式NO.0CCLENCPX3:0Q3:0Pin_17Pin_235PIN_236Pin_237Pin_4Pin_1Pin_16Pin_13【思考題】：1、利用累加器實(shí)現(xiàn)乘法操作，當(dāng)乘法完成時(shí)，用哪些方法可以控制累加器停止累加？ 答：可以通過控制它的使能端使其停止累加，也可以通過將置數(shù)端置為全0使其無法繼續(xù)增大。還可以通過使能端控制clk使clk 無法作用。 【代碼清單】：具有使能和清0端的4位累加器的門級(jí)描述： adder.v 三、 實(shí)驗(yàn)9 序列檢測(cè)器的設(shè)計(jì)【實(shí)驗(yàn)?zāi)康摹浚?、掌握利用有限狀態(tài)機(jī)實(shí)現(xiàn)時(shí)序邏輯的方法?！驹O(shè)計(jì)思路】： 根據(jù)數(shù)字電路與邏輯設(shè)計(jì)課程中講的，有限狀態(tài)機(jī)的設(shè)計(jì)流程就是 分析問題得出原始狀態(tài)表和狀態(tài)圖狀態(tài)化簡狀態(tài)分配選擇觸發(fā)器得出輸出函數(shù)畫出邏輯圖。本實(shí)驗(yàn)中我采用了moore型狀態(tài)機(jī)，由于有五個(gè)狀態(tài)，因此我選用了三個(gè)D觸發(fā)器，具體的狀態(tài)分配如下：000： 表示初始狀態(tài)001： 表示接收到了一個(gè)1010： 表示接收到了10011： 表示接收到了101011： 表示接收到了1010狀態(tài)裝換圖：狀態(tài)轉(zhuǎn)換表：現(xiàn)態(tài)次態(tài)輸出Q1010S0/00000100000S1/00100101000S2/01001100000S3/01100110000S4/10001100010仿真結(jié)果：波形仿真結(jié)果：分析及說明：由于設(shè)計(jì)的是一個(gè)碼可復(fù)用的10101序列檢測(cè)器，因此當(dāng)?shù)谝淮纬霈F(xiàn)10101后，并不會(huì)到初始狀態(tài)，而是回到101狀態(tài)，因此只需再出現(xiàn)01就可在此輸出1。管腳綁定如下表：模式NO.0ClkDResetQPin_235Pin_236Pin_237Pin_17【思考題】：1、如果本實(shí)驗(yàn)內(nèi)容要求輸入序列可以重復(fù)使用，所設(shè)計(jì)的序列檢測(cè)器會(huì)不會(huì)變得更復(fù)雜？請(qǐng)說明原因。 答;不會(huì)，因?yàn)檫@樣狀態(tài)數(shù)并沒有增加，只是狀態(tài)轉(zhuǎn)換表變化了而已。2、 說明行為級(jí)描述與門級(jí)描述的優(yōu)缺點(diǎn)。答：行為級(jí)描述的優(yōu)點(diǎn) ：行為級(jí)描述是對(duì)模塊的行為功能進(jìn)行的抽象的行為描述，比較簡潔明了，更符合人設(shè)計(jì)電路的思路，可以讓程序員把更多的精力放在對(duì)整體宏觀的把握上，程序的可讀性高，從程序本身就可以看出電路功能。 缺點(diǎn)：由于行為級(jí)描述把把綜合仿真的工作交給電腦完成，由于軟件的缺陷，其綜合電路不一定是最優(yōu)的。并且行為級(jí)描述的語法結(jié)構(gòu)比較復(fù)雜，在編輯時(shí)要注意一些容易出錯(cuò)的地方。比如阻塞賦值和非阻塞賦值。而且有很多語法限制的。 門級(jí)描述的優(yōu)點(diǎn)：用門級(jí)對(duì)電路結(jié)構(gòu)進(jìn)行描述是最直觀的。而且門級(jí)描述的語法結(jié)構(gòu)簡單，易掌握，只要電路圖正確，一般不會(huì)出現(xiàn)語法錯(cuò)誤。 并且，由于門級(jí)的電路交給系統(tǒng)的任務(wù)并不多，因此便于程序員對(duì)電路進(jìn)行具體的優(yōu)化。 缺點(diǎn)：在大型的電路系統(tǒng)中，不可能將整個(gè)系統(tǒng)畫成一張電路圖，然后進(jìn)行門級(jí)描述，那樣的工作量是很大的，因此門級(jí)描述的抽象功能不夠強(qiáng)大。其可讀性也很差，要看出一個(gè)比較大的系統(tǒng)的門級(jí)描述功能，要花很多的時(shí)間分析。 用途：一般來說大型程序的上層整體規(guī)劃用行為級(jí)描述比較好。底層的東西用門級(jí)實(shí)現(xiàn)比較安全。 【代碼清單】：碼可復(fù)用的10101序列檢測(cè)器的行為級(jí)設(shè)計(jì)：detect_10101.v 四、 實(shí)驗(yàn)9 HDB3編碼器設(shè)計(jì)【實(shí)驗(yàn)?zāi)康摹浚?、 掌握結(jié)構(gòu)化設(shè)計(jì)方法，理解系統(tǒng)級(jí)/行為級(jí)設(shè)計(jì)思路。2、 理解HDB3碼的原理并掌握編碼器和解碼器的設(shè)計(jì)方法?！驹O(shè)計(jì)思路】：1、 首先是M序列發(fā)生器的設(shè)計(jì)，M序列發(fā)生器的原理圖如下圖可以看出M序列發(fā)生器只需由D觸發(fā)器以及一些邏輯門便可實(shí)現(xiàn)，考慮到后面的HDB3編碼器能夠產(chǎn)生四個(gè)以上的0我使用了8個(gè)D觸發(fā)器，并且特征函數(shù)選擇了比較簡單的。2、 關(guān)于HDB3編碼器的設(shè)計(jì)，首先考慮到HDB3碼本身的性質(zhì)，為了能夠回溯處理0000的情況，首先得用5個(gè)寄存器將每次的編碼結(jié)果存儲(chǔ)，即就是讓輸出延遲5位輸出；然后另外一個(gè)比較棘手的問題就是關(guān)于-1如何與+1區(qū)別的問題，對(duì)于這個(gè)問題我用了一個(gè)標(biāo)記標(biāo)量來處理，當(dāng)標(biāo)記變量為1時(shí)表示下一次輸出應(yīng)該為+1.，當(dāng)標(biāo)記變量為0時(shí)表示下一次輸出應(yīng)該為-1。3、 解碼器是編碼器的逆過程，解碼時(shí)可以先直接對(duì)B解碼，然后再檢查極性并一一改正0000的情況。4、 最后M序列解碼器的設(shè)計(jì)，M序列解碼器是編碼器的逆過程，原理圖如下，也是可一同D觸發(fā)器和邏輯原件構(gòu)成?！緦?shí)驗(yàn)原理】： HDB3 是一種偽三進(jìn)制歸零碼。圖5.23 給出了一種歸零碼(RZ)和非歸零碼(NRZ)的示意圖。HDB3 碼的三個(gè)狀態(tài)可用B+、B-和0 表示。二進(jìn)制信號(hào)中的空號(hào)(0)在HDB3 中仍編為0；但是對(duì)4 個(gè)連空號(hào)應(yīng)用特殊規(guī)則。二進(jìn)制信號(hào)中的傳號(hào)(1)在HDB3 信號(hào)中應(yīng)交替編為B+和B-(交替翻轉(zhuǎn))。因此HDB3 編碼輸出包含正端碼和負(fù)端碼。在編4 個(gè)連空號(hào)時(shí)引入交替翻轉(zhuǎn)的“破壞點(diǎn)”。4 個(gè)連0 被000V 或者B00V 取代。V 表示破壞點(diǎn)。選取原則是：使任意兩個(gè)V 脈沖間的B 脈沖數(shù)目為奇數(shù)。這樣，相鄰V 脈沖的極性也滿足交替規(guī)則，因而整個(gè)信號(hào)保持無直流分量。圖5.24 所示為HDB3 編碼的對(duì)應(yīng)表和波形示意，其中B 碼和V 碼都是歸零碼，為寬度為半個(gè)時(shí)鐘周期的脈沖。編碼流程是記住上一次B 碼編碼的極性（B、B）以及從上一次極性翻轉(zhuǎn)碼V 出現(xiàn)以來B 的個(gè)數(shù)的奇偶性。如果當(dāng)前的NRZ 碼輸入是1，則直接編碼為B 碼，如果當(dāng)前的NRZ 碼輸入是0，則要分兩種情況處理：如果已經(jīng)連續(xù)輸入了4 個(gè)0，則回溯最前面的那個(gè)碼對(duì)應(yīng)的HDB3 編碼結(jié)果，將它編為B 碼，同時(shí)將當(dāng)前NRZ 碼編為V 碼。 圖5.23 歸零碼與非歸零碼 圖5.24 HDB3 編碼示意圖表HDB3 解碼器不能做到實(shí)時(shí)解碼，在出現(xiàn)V 碼時(shí)需要進(jìn)行長度為4 的回溯，將這四個(gè)碼重新解碼為0?；厮莸膶?shí)現(xiàn)方案是采用長度為5 的移位寄存器實(shí)現(xiàn)。當(dāng)前的解碼結(jié)果從最高位存入，當(dāng)前解碼的輸出從最低位輸出。高4 位是回溯區(qū)域。具體的解碼流程是：記住上一次B 碼的極性（B、B），判斷當(dāng)前HDB3 碼是V 碼、B 碼或者0 碼，如果是V 碼，則進(jìn)行長度為4 的回溯，將它們?nèi)恐匦戮幋a為0000；如果是B 碼，則從移位寄存器的最高位存入1；如果是0 碼，則從移位寄存器的最高位存入0。任意時(shí)刻的解碼輸出總是移位寄存器的最低位。HDB3 編解碼器的測(cè)試驗(yàn)證可以采用M序列發(fā)生器的輸出作為編碼器的輸入，然后將編碼器輸出的碼流送入解碼器進(jìn)行解碼，解碼結(jié)果再送入M 序列接收器，如果解碼正確，M 序列接收器的輸出應(yīng)該恒為0。圖5.25所示即為測(cè)試系統(tǒng)的簡單框圖。 圖5.25 用M 序列測(cè)試編解碼器的框圖仿真結(jié)果：波形仿真結(jié)果：分析和說明：結(jié)合HDB3編碼的規(guī)則可以看出仿真結(jié)果是正確的。管腳綁定如下表：模式NO.0ElclkEloutnEloutpMRXDTXDresetPin_235Pin_17Pin_21Pin_133Pin_236Pin_137Pin_237【思考題】：1、 HDB3 碼在通信中有什么優(yōu)點(diǎn)，為什么需要HDB3 碼？ 答：HDB3碼具有編碼規(guī)則簡單、無直流，低頻成分少、頻帶較窄、可以打破連0、抗干擾能力強(qiáng)以及對(duì)定時(shí)信號(hào)恢復(fù)十分有利等優(yōu)點(diǎn)，因此一般應(yīng)用于高速長距離的數(shù)據(jù)傳輸。2、HDB3 碼的正脈沖寬度只有半個(gè)時(shí)間周期，設(shè)計(jì)中如何保證正脈沖能夠被時(shí)鐘沿采到？ 答：這個(gè)必須通過調(diào)整延時(shí)，利用適當(dāng)?shù)难訒r(shí)便可實(shí)現(xiàn)正脈沖被采到?！敬a清單】：自己產(chǎn)生M序列在電腦上仿真的代碼:HDB3.v下載到試驗(yàn)箱上的代碼： HDB3_1.v 實(shí)驗(yàn)總結(jié)經(jīng)過三天緊張的學(xué)習(xí)與實(shí)驗(yàn)，終于完成了FPGA的實(shí)驗(yàn)，我覺得這三天的實(shí)驗(yàn)對(duì)于我鍛煉最大的便是速度自學(xué)的能力。7月4日考完試緊接著第二天就開始了緊張了FPGA實(shí)驗(yàn)，而且還要三天之內(nèi)完成6個(gè)實(shí)驗(yàn)，這對(duì)于之前沒有接觸過FPGA的我來說算是一個(gè)不小的挑戰(zhàn)了。記得第一天剛?cè)サ臅r(shí)候真是兩眼一抹黑，完全抓瞎?？戳艘辉缟系膶?shí)驗(yàn)說明和書，什么也沒做知道下午