數(shù)字電子技術(shù)教學(xué)完整ppt課件

.,數(shù)字電子技術(shù),教材閻石：數(shù)字電子技術(shù)（第四版）,第一章,第五章,第四章,第三章,第二章,第八章,第七章,第六章,第九章,.,第一章：邏輯代數(shù)基礎(chǔ),1.1概述1.2邏輯代數(shù)中的三種基本運(yùn)算1.3邏輯代數(shù)的基本公式和常用公式1.4邏輯代數(shù)的基本定理1.5邏輯函數(shù)及其表示方式1.6邏輯函數(shù)的公式化簡(jiǎn)法1.7邏輯函數(shù)的卡諾圖化簡(jiǎn)法1.8具有無(wú)關(guān)項(xiàng)邏函及其化簡(jiǎn),.,1.1概述,1.1.1數(shù)字量和模擬量,模擬量：,隨時(shí)間是連續(xù)變化的物理量。特點(diǎn)：具有連續(xù)性。,表示模擬量的信號(hào)叫做模擬信號(hào)。,工作在模擬信號(hào)下的電子電路稱為模擬電路。,數(shù)字量：,時(shí)間、幅值上不連續(xù)的物理量。特點(diǎn)：具有離散。,表示數(shù)字量的信號(hào)叫做數(shù)字信號(hào)。,工作在數(shù)字信號(hào)下的電子電路稱為數(shù)字電路。,.,1.1.2數(shù)制和碼制,一、數(shù)制,通式：,1、十進(jìn)制(Decimal),有十個(gè)數(shù)碼：0、1、9；逢十進(jìn)一（基數(shù)為十）；可展開(kāi)為以10為底的多項(xiàng)式。,如：（48.63）,.,2、二進(jìn)制（Binary),有兩個(gè)數(shù)碼：0、1；逢二一（基數(shù)為2）；可展為以2為底的多項(xiàng)式。,如：,式中：,同理：用同樣方法可分析十六進(jìn)制數(shù)，此處不再說(shuō)明。,.,下面說(shuō)明十進(jìn)制與二進(jìn)制間的對(duì)應(yīng)關(guān)系：,.,二、數(shù)制轉(zhuǎn)換,2、十二,整數(shù)部分：除2取余法,19,9181,10011,（19）D（）B,.,小數(shù)部分：乘2取整法,例：（0.625）D（）B,0.625,2,1.250,0.50,1.0,0.101,方法：從小數(shù)點(diǎn)開(kāi)始左右四位一組，然后按二、十進(jìn)制的對(duì)應(yīng)關(guān)系直接寫(xiě)出即可。,如：（110110010.11011）B,=（1B2.D8）H,B,2,1,D,8,.,二、碼制,內(nèi)容見(jiàn)下表,例如，一位十進(jìn)制數(shù)09十個(gè)數(shù)碼，用四位二進(jìn)制數(shù)表示時(shí)，其代碼稱為二十進(jìn)制代碼，簡(jiǎn)稱BCD代碼。,用不同的數(shù)碼表示不同事物的方法，就稱為編碼。為便于記憶和處理，在編碼時(shí)必須遵循一定的規(guī)則，這些規(guī)則就稱為碼制。,BCD代碼有多種不同的碼制：,8421BCD碼、,2421BCD碼、,余3碼等，,.,十進(jìn)制,編碼種類,0,1,2,3,4,5,6,7,8,9,權(quán),8421碼,0000,0001,0010,0011,0100,0101,0110,0111,1000,1001,8421,.,1.2邏輯代數(shù)中的三種基本運(yùn)算,邏輯代數(shù)(布爾代數(shù)),用來(lái)解決數(shù)字邏輯電路的分析與設(shè)計(jì)問(wèn)題。,參與邏輯運(yùn)算的變量叫邏輯變量，用字母A，B表示。每個(gè)變量的取值非0即1。邏輯變量的運(yùn)算結(jié)果用邏輯函數(shù)來(lái)表示，其取值也為0和1。,0、1的含義,在邏輯代數(shù)及邏輯電路中，0和1已不再具有值的概念。僅是借來(lái)表示事物的兩種狀態(tài)或電路的兩種邏輯狀態(tài)而已。,.,2、與邏輯真值表,3、與邏輯函數(shù)式,4、與邏輯符號(hào),5、與邏輯運(yùn)算,AB,Y,00,01,10,11,0,0,0,1,一、與邏輯運(yùn)算,1、與邏輯定義,某一事件能否發(fā)生，有若干個(gè)條件。當(dāng)所有條件都滿足時(shí)，事件才能發(fā)生。只要一個(gè)或一個(gè)以上的條件不滿足，事件就不發(fā)生，這種決定事件的因果關(guān)系“與邏輯關(guān)系”。,.,二、或邏輯運(yùn)算,AB,01,10,11,Y,0,1,1,1,2、或邏輯真值表,3、或邏輯函數(shù)式,4、或邏輯符號(hào),Y=A+B,0+0=0；0+1=1；1+0=1；1+1=1,5、或邏輯運(yùn)算,1、或邏輯定義,00,某一事件能否發(fā)生，有若干個(gè)條件。只要一個(gè)或一個(gè)以上的條件滿足，事件就能發(fā)生；只有當(dāng)所有條件都不滿足時(shí)，事件就不發(fā)生，這種決定事件的因果關(guān)系“或邏輯關(guān)系”。,.,三、非運(yùn)算,條件具備時(shí)，事件不能發(fā)生；條件不具備時(shí)事件一定發(fā)生。這種決定事件的因果關(guān)系稱為“非邏輯關(guān)系”。,5、非邏輯運(yùn)算,4、非邏輯符號(hào),3、非邏輯函數(shù)式,2、非邏輯真值表,A,Y,0,1,1,0,1、非邏輯定義,.,四、幾種最常見(jiàn)的復(fù)合邏輯運(yùn)算,1、與非,2、或非,3、同或,4、異或,.,1.3邏輯代數(shù)的基本公式和常用公式,9,.,試證明：A+AB=A,1)列真值表證明,2)利用基本公式證明,A+BC,AB+C,二、推廣舉例,AB,A+AB,A,0,0,1,1,A+AB=A(1+B)=A1=A,常用公式的證明與推廣,一、證明舉例,.,1.4、邏輯代數(shù)的基本定理,1.4.1代入定理,在邏輯代數(shù)中，如將等式兩邊相同變量都代之以另一邏函，則等式依然成立。,1.4.2反演定理,將邏函中的“+”變“”，“”變“+”；“0”變“1”，“1”變“0”；原變量變反變量，反變量變?cè)兞浚眯率郊礊樵瘮?shù)的反函數(shù)。,將邏函中的“+”變“”，“”變“+”；“0”變“1”，“1”變“0”；變量不變，所得新式即為原函數(shù)的對(duì)偶式。,1.4.3對(duì)偶定理,.,1.5邏輯功能的描述方法,1.5.2真值表,1.5.1邏輯函數(shù)表達(dá)式,0,0,0,0,0,1,1,1,上述邏函的真值表如右表所示。,邏函是以表達(dá)式的形式反應(yīng)邏輯功能。,真值表是以表格的形式反應(yīng)邏輯功能。,.,1.5.3邏輯圖,以邏輯符號(hào)的形式反應(yīng)邏輯功能。與上述邏函對(duì)應(yīng)的邏輯電路如下,邏輯功能還有其它描述方法。,.,1.5.4各種邏輯功能描述方法間的轉(zhuǎn)換關(guān)系,例：已知邏輯圖，求其真值表。,解：先由邏輯圖寫(xiě)出邏函表達(dá)式，再將邏函表達(dá)式化為與或式并以此列出真值表。,.,00,01,10,11,0,0,1,1,1.6邏函的公式化簡(jiǎn)法,1.6.1化簡(jiǎn)的意義,先看一例：,先學(xué)做人后學(xué)專業(yè),.,與或表達(dá)式,與或非表達(dá)式,與非與非表達(dá)式,或非或非表達(dá)式,或與表達(dá)式,.,1.6.2化簡(jiǎn)的原則,1、表達(dá)式中乘積項(xiàng)最少（所用的門(mén)最少）；2、乘積項(xiàng)中的因子最少（門(mén)的輸入端數(shù)最少）；3、化為要求的表達(dá)形式（便于用不同的門(mén)來(lái)實(shí)現(xiàn)）。,1.6.3公式化簡(jiǎn)法,例1：,.,例2：,例3：,人的核心競(jìng)爭(zhēng)力是“學(xué)習(xí)”,.,1.7邏函的卡諾圖化簡(jiǎn)法,公式化簡(jiǎn)法建立在基本公式和常用公式的基礎(chǔ)之上，化簡(jiǎn)方便快捷，但是它依賴于人們對(duì)公式的熟練掌握程度、經(jīng)驗(yàn)和技巧，有時(shí)化簡(jiǎn)結(jié)果是否為最簡(jiǎn)還心中無(wú)數(shù)，而卡諾圖化簡(jiǎn)法具有規(guī)律性，易于把握。,1.7.1邏函的標(biāo)準(zhǔn)形式,邏函有兩種標(biāo)準(zhǔn)表達(dá)形式，即最小項(xiàng)和最大項(xiàng)表達(dá)形式，這里主要介紹最小項(xiàng)表達(dá)形式。,一、最小項(xiàng),定義：設(shè)某邏函有個(gè)變量，是個(gè)變量的一個(gè)乘積項(xiàng)，若中每個(gè)變量以原變量或反變量的形式出現(xiàn)一次且只出現(xiàn)一次，則稱為這個(gè)邏函的一個(gè)最小項(xiàng)。,.,如：Y（A、B、C、D）ABCD+ABCD+ABC,1、最小項(xiàng)性質(zhì),、個(gè)變量必有且僅有2最小項(xiàng),約定：原變量用“1”表示；反變量用“0”表示。,注：用編號(hào)表示最小項(xiàng)時(shí)，變量數(shù)不同，相同編號(hào)所對(duì)應(yīng)的最小項(xiàng)名也不同。,.,、所有最小項(xiàng)之和恒等于1,.,1、最小項(xiàng)性質(zhì),、個(gè)變量必有且僅有2最小項(xiàng),約定：原變量用“1”表示；反變量用“0”表示。,注：用編號(hào)表示最小項(xiàng)時(shí)，變量數(shù)不同，相同編號(hào)所對(duì)應(yīng)的最小項(xiàng)名也不同。,.,、所有最小項(xiàng)之和恒等于1,根據(jù)這一性質(zhì)知，邏函一般不會(huì)包含屬于它的所有最小項(xiàng)。,2、最小項(xiàng)的求法,.,注：,在真值表中，邏函所包含的最小項(xiàng)恰是邏函取值為“1”所對(duì)應(yīng)的項(xiàng)，如：,邏函的最小項(xiàng)表達(dá)形式是唯一的。,二、最大項(xiàng)自學(xué),1.7.2邏函的卡諾圖表示法,一、邏輯相鄰項(xiàng),定義：在邏函的兩個(gè)最小項(xiàng)中，只有一個(gè)變量因互補(bǔ)而不同外，其余變量完全相同。,如：,與,.,顯然，在真值表中，幾何相鄰的兩個(gè)最小項(xiàng)未必滿足邏輯相鄰。那么，能否將真值表中的最小項(xiàng)重新排列從而使得幾何相鄰必邏輯相鄰呢？答案是：能，那就是真值表！,ABC,A,0,4,3,2,1,7,6,BC,0,1,00,01,11,10,5,A,BC,二變量：,珍愛(ài)環(huán)境就是珍愛(ài)生命,.,四變量：,請(qǐng)同學(xué)們考慮它的相鄰關(guān)系。,二、相鄰項(xiàng)的合并規(guī)則,兩個(gè)相鄰項(xiàng)合并可消去一個(gè)變量，如：,.,四個(gè)相鄰項(xiàng)合并可消去兩個(gè)變量，如：,八個(gè)相鄰項(xiàng)合并可消去三個(gè)變量，如：,同理：,十六個(gè)相鄰項(xiàng)合并可湔去四個(gè)變量；以此類推。,.,1.7.3邏函的卡諾圖化簡(jiǎn)法,化簡(jiǎn)原則：,被圈最小項(xiàng)數(shù)應(yīng)等于2個(gè)；,卡諾圈應(yīng)為矩形且能大不小；,最小項(xiàng)可被重復(fù)圈但不能遺漏；,每圈至少應(yīng)包含有一個(gè)新有最小項(xiàng)。,例1：,Y（0，1，3，5，7）,1,1,1,1,1,例2：,Y（0，4，5，7，15）,1,1,此例說(shuō)明：邏函化簡(jiǎn)的結(jié)果不一定是唯一的，但最簡(jiǎn)程度一定是唯一的。,.,例3：,1,1,1,1,Y,BD,+ABC,1,1,1,1,例3：,Y=m(1,2,3,4,5,6,7,8,9,10,11,12,13,14),1,1,1,1,1,1,1,1,1,1,1,1,1,1,0,0,圈“1”法：,圈“0”法：,.,1.8約束邏函的化簡(jiǎn)法,1.8.1約束項(xiàng)和約束條件,在8421BCD碼中，m10m15這六個(gè)最小項(xiàng)是不允許出現(xiàn)的，我們把它們稱之為約束項(xiàng)（無(wú)關(guān)項(xiàng)、任意項(xiàng)）。,（10，11，12，13，14，15）0稱為約束條件。,1.8.2約束邏函的化簡(jiǎn),例：設(shè)A、B、C、D為一位8421BCD碼，當(dāng)C、D兩變量取值相反時(shí)，函數(shù)值取值為1，否則取值為0，試寫(xiě)出邏函的最簡(jiǎn)表達(dá)式。,解：,先列出該邏輯問(wèn)題的真值表：,此例說(shuō)明：卡諾圖不僅可以化簡(jiǎn)邏函，還可以轉(zhuǎn)換表達(dá)形式。,.,0,1,0,0,0,0,1,1,1,1,1,1,1,1,1,.,第二章：門(mén)電路,2.1概述,2.2二、三極管的開(kāi)關(guān)特性,2.3最簡(jiǎn)單的與、或、非門(mén)電路,2.4TTL門(mén)電路,2.5CMOS門(mén)電路,.,2.2二、三極管的開(kāi)關(guān)特性,2.2.1二極管的開(kāi)關(guān)特性,2.1概述,用以實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路統(tǒng)稱為門(mén)電路,一、門(mén)電路,二、正、負(fù)邏輯,.,2.2.2三極管的開(kāi)關(guān)特性,截止區(qū),放大區(qū),飽和區(qū),截止區(qū)：,II0，VV,飽和區(qū)：,IV/(Rc)=Ics，V0V,.,2.3最簡(jiǎn)單的與、或、非門(mén)電路,2.3.1二極管與門(mén),約定：電平,高電平“1”,低電平“0”,Y=AB與邏輯功能,.,2.3.2二極管或門(mén),Y=A+B或邏輯功能,人自然,.,2.3.3三極管非門(mén),一、當(dāng)0V時(shí),所以VT截止，IC=0，VO=5V。,2V，,.,二、當(dāng)Vi=5V時(shí),設(shè)：T導(dǎo)通，則：VBE0.7V，所以，,I1I2I0.43A，,而,.,又因?yàn)镮IBS，所以T飽和導(dǎo)通，0V,2.4TTL門(mén)電路,2.4.1TTL反相器,一、電路結(jié)構(gòu)及工作原理,1、輸入A0.2V（VIL）,T1導(dǎo)通，VB10.9V，,VIL0.2V,0.9V,T2、T4截止，IB1(VCCVB1)/R1=1.025A。,.,VIL0.2V,0.9V,Y（輸出）VCCVR2VBE3VD23.4VVOH。,VO3.4V,2、輸入A3.4V（VOH）,T1集電結(jié)導(dǎo)通、T2、T4飽和，VB12.1V，,2.1V,VIH3.4V,T1發(fā)射結(jié)反偏，,T1深度飽和，,0.7V,0.9V,VE2VB1VBC1VBES22.1V0.7V0.7V0.7V，,VC2VE3,VCES20.7V0.2V0.9V，,所以T3、D2截止，VO0.2V。,VO0.2V,.,二、電壓傳輸特性o（VI）,VTH,VTH稱為閾電壓或門(mén)檻電壓，約為1.4V。,.,然后根據(jù)電壓傳輸特性曲線由：,三、輸入噪聲容限,一般大約：,VIL（）0.8V；,VIH（）2.0V。,VOL（）0.4V。,VOH（）2.4V；,VIH（）。,VOH（）,VIL（）；,VOL（）,通常，很難保證輸入、輸出電平在正常值上始終不變，,首先規(guī)定：,.,VOH（）,VIH（）,VIL（）,VOL（）,VOL（）,VOH（）,定義：,VNLVIL（）VOL（）0.8V0.4V0.4V；,VNHVOH（）VIH（）2.4V2.0V0.4V,噪聲容限反應(yīng)了門(mén)電路的抗干擾能力。,.,2.4.2TTL反相器輸入、輸出特性,一、輸入特性I（I）,IIS稱為輸入短路電流；,IIH稱為高電平輸入電流。,二、輸出特性O(shè)（L）,.,1、高電平輸出特性,74系列門(mén)電路輸出高電平時(shí)的L不能超過(guò)0.4A。,2、低電平輸出特性,.,3、扇出系數(shù)NO,IOH,L,輸出高電平時(shí)的NO:,NOH=IOH(max)/IIH=0.4/0.04=10。,NOL=IOL(max)/IIS=16/1=16。,OH,輸出低電平時(shí)的NOL:,IIS,OL,L,春,.,三、輸入端負(fù)載特性I（RI）,I(VCCVBE1)RI/(RI+R1)=(50.7)RI/(RI+4)=4.3RI/(RI+4),2.4.4其它類型的TTL電路,一、與非門(mén)、或非門(mén)、與或非門(mén)等,2.4.3TTL反相器動(dòng)態(tài)特性自學(xué),.,二、OC(OpenCollectorGate)門(mén)和TS(Three-StateOutput)門(mén),問(wèn)題的提出：,VOL,VOH,過(guò)電流,1、OC門(mén),典型TTL門(mén)電路的輸出端不能并接使用。,.,RL,稱上拉電阻。,選擇方法如下：,VOH,VOH,VOH,式中：,IOH,輸出三極管截止時(shí)的漏電流；,ILM,輸出三極管允許的最大電流；,m,負(fù)載門(mén)的個(gè)數(shù)，若負(fù)載門(mén)輸入端為或運(yùn)算，則m應(yīng)為輸入端數(shù)。,VOL,.,2、TS門(mén),當(dāng)EN=1時(shí)：,當(dāng)EN=0時(shí)：,T3、T4均截止，輸出呈高阻態(tài)(禁態(tài))。,高電平有效：,低電平有效：,雖然OC門(mén)和TS門(mén)都能實(shí)現(xiàn)線與，但OC門(mén)的優(yōu)勢(shì)在于通過(guò)外接不同的電源電壓可獲得不同的輸出高電平；而TS門(mén)的優(yōu)勢(shì)在于可方便地構(gòu)成總線結(jié)構(gòu)。如：,.,單總線：,雙總線：,2.5其它類型的雙極型數(shù)字集成電路,以下電路僅作扼要介紹。,2.4.5改進(jìn)型TTL電路,74H系列、74S系列、74LS系列等。,ECL電路、I2L電路。,靜,.,2.6CMOS門(mén)電路,2.6.1CMOS反相器,1、電路結(jié)構(gòu)及工作原理,則：輸入與輸出間為非邏輯關(guān)系。,2、電壓傳輸特性和電流傳輸特性,.,2.6.2CMOS反相器的輸入、輸出特性,.,2.6.3CMOS與非門(mén),2.6.4CMOS傳輸門(mén)和雙向開(kāi)關(guān),.,第三章：組合邏輯電路,3.1概述,3.2組合邏輯電路的分析方法和設(shè)計(jì)方法,3.3若干常用的組合邏輯電路,3.4組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象,.,3.1概述,電路特點(diǎn)：,功能特點(diǎn):,任意時(shí)刻的輸出信號(hào)只與此時(shí)刻的輸入信號(hào)有關(guān)，而與信號(hào)作用前電路的輸出狀態(tài)無(wú)關(guān)。,不包含有記憶功能的單元電路，也沒(méi)有反饋電路。,組合邏輯電路的特點(diǎn):,數(shù)字電路,組合邏輯電路,時(shí)序邏輯電路,.,3.2組合邏輯電路的分析方法和設(shè)計(jì)方法,3.2.1組合邏輯電路的分析方法,已知邏輯電路,分析邏輯功能,由邏輯電路寫(xiě)出邏函表達(dá)式；,分析步驟：,化簡(jiǎn)邏函并變換為與或式；,列真值表，判斷其功能。,例：試分析圖示電路的邏輯功能。,解：,.,1,1,0,0,0,0,0,0,功能：,檢測(cè)三位二進(jìn)制碼是否相同；,檢測(cè)三臺(tái)設(shè)備的工作狀態(tài)是否相同；,檢測(cè)三個(gè)輸入信號(hào)是否相同。,3.2.2組合邏輯電路的設(shè)計(jì)方法,已知邏輯功能,設(shè)計(jì)實(shí)現(xiàn)電路,設(shè)計(jì)步驟：,畫(huà)出邏輯圖并選擇適當(dāng)?shù)钠骷?shí)現(xiàn)邏函。,列真值表；,寫(xiě)出邏函表達(dá)式并化簡(jiǎn)為適當(dāng)?shù)男问剑?分析邏輯功能確定輸入變量、輸出函數(shù)；,.,例：電路設(shè)計(jì)一三人表決電路。,解：,設(shè)：分別用A、B、C代表三的意見(jiàn)，取值,Y代表表決結(jié)果，Y=,1,0,0,0,1,1,0,1,.,3.3幾種常用的組合邏輯電路,3.3.1編碼器,一、普通編碼器,編碼：用文字、符號(hào)、數(shù)字表示特定對(duì)象的過(guò)程。如電話號(hào)碼、運(yùn)動(dòng)員編號(hào)、姓名等均屬編碼。,特指：把輸入的每一個(gè)高低電平信號(hào)編成一個(gè)對(duì)應(yīng)的二進(jìn)制代碼的電路。,3位二進(jìn)制編碼器(8線3線編碼器)：,任一時(shí)刻僅允許有一個(gè)輸入端為高電平(有效)約束。,.,由真值表寫(xiě)出邏函表達(dá)式并利用約束項(xiàng)化簡(jiǎn)可得：,二、優(yōu)先編碼器,特點(diǎn)：允許多個(gè)輸入信號(hào)同時(shí)有效，但只對(duì)優(yōu)先權(quán)最高的一個(gè)輸入信號(hào)進(jìn)行編碼。,8線3線編碼器74LS148：,電路見(jiàn)P141：F3.3.3,.,由電路易得：,0，編碼器工作；,1，編碼器不工作。,低電平有效。,.,邏輯符號(hào)：,用二片74LS148擴(kuò)展為16線4線編碼器：,A15,A14,Z1,A8,A3,Z2,Z3,Z0,A12,A13,A9,A10,A11,A7,A6,A5,A4,A2,A1,A0,10線4線(8421BCD碼)編碼器74LS147,電路見(jiàn)P144F3.3.5：,節(jié)能型,.,3.3.2譯碼器,譯碼是編碼的逆過(guò)程，它是將輸入的代碼轉(zhuǎn)換成對(duì)應(yīng)的高低電平輸出。,一、二進(jìn)制譯碼器,3位二進(jìn)制譯碼器（3線-8線）：,輸入：A2A1A0代表3位二進(jìn)制碼。,輸出：Y7Y0代表07八個(gè)數(shù)碼。,.,集成3線8線譯碼器74LS138，電路見(jiàn)P146、F3.3.8。,功能表,.,二、BCD碼(4線10線)譯碼器,邏輯符號(hào),8421BCD碼譯碼器74LS42,A3A2A1A0：輸入，表示8421BCD碼；,Y0Y9：代表09十個(gè)數(shù)碼。,用二片138擴(kuò)展為4線16線譯碼器：,.,三、顯示譯碼器,顯示器,驅(qū)動(dòng)器,代碼,常見(jiàn)的顯示器,發(fā)光二極管LED；,液晶LCD。,1、七段字符顯示器(數(shù)碼管),譯碼器,2、BCD七段顯示譯碼器,據(jù)8421BCD碼和數(shù)碼管工作原理可列出真值表：,.,由真值表可求出各輸出端邏函表達(dá)式，如：,同理可得：,據(jù)此，可畫(huà)出邏輯電路圖。,.,集成BCD碼七段顯示譯碼器7448：,電路見(jiàn)P155F3.3.15，其邏輯符號(hào)為：,電路由兩部分組成：,0，七段全亮；,1，電路正常譯碼。,.,00,3.801,0,7447介紹：,其功能與7448完全相同，僅是輸出為低電平有效，可作來(lái)驅(qū)動(dòng)共陽(yáng)極組的LED顯示器。,.,3.3.3數(shù)據(jù)選擇器,一、數(shù)據(jù)選擇器的工作原理,D1,D0,D2,D3,.,二、集成數(shù)據(jù)選擇器,雙四選一數(shù)據(jù)選擇器74LS153：,兩個(gè)數(shù)據(jù)選擇器公用地址輸入端和電源。,八選一數(shù)據(jù)選擇器CC4512：,.,功能表為：,3.3.4加法器,先看一例：,此例說(shuō)明：只有最低位為兩個(gè)數(shù)碼相加，其余各位都有可能是三個(gè)數(shù)碼。加得的結(jié)果必須用二位數(shù)來(lái)表示，一位反應(yīng)本位和，一位反應(yīng)進(jìn)位。,一、1位加法器,半加器,CO=AB,.,全加器,二、多位加法器,串行進(jìn)位：,.,3.3.5數(shù)值比較器,一、1位數(shù)值比較器,二、多位數(shù)值比較器,A=A3A2A1A0,B=B3B2B1B0,.,.,3.3.6用集成器件設(shè)計(jì)組合邏輯電路,一、用譯碼器設(shè)計(jì),例1：用74LS138實(shí)現(xiàn)下列一組邏函,解：,先將邏函表達(dá)為最小項(xiàng)形式：,若令：A=A2，B=A1，C=A0，則有：,.,二、用數(shù)據(jù)選擇器設(shè)計(jì),一般說(shuō)來(lái)，4選1數(shù)選器可實(shí)現(xiàn)3變量以下的邏函，8選1數(shù)選器可實(shí)現(xiàn)4變量以下邏函，在允許添加門(mén)電路時(shí)，可實(shí)現(xiàn)任一邏函。,解：,A,B,Z,若令A(yù)1=A，A0=B，Y=Z，則通過(guò)比較對(duì)應(yīng)項(xiàng)可得：,C,1,0,0,.,解：,若令A(yù)2=A，A1=B，A0=C，Y=Z，則：,A,B,C,00,Z,潤(rùn),.,3.4組合邏輯電路中的競(jìng)爭(zhēng)_冒險(xiǎn)現(xiàn)象,.,當(dāng)BC0時(shí)，YAA應(yīng)恒等于0，但考慮tpd后，輸出端出現(xiàn)了正的干擾脈沖。,消除方法：,在電路輸出端接入濾波電容。,在電路輸入端加選通脈沖。,在邏函中增加冗余項(xiàng)。,.,第四章：觸發(fā)器,4.1概述,4.2觸發(fā)器,4.3觸發(fā)器的電路結(jié)構(gòu)和邏輯功能間的關(guān)系,鍥而不舍金石可鏤,.,4.1概述,具有記憶功能的邏輯單元稱為觸發(fā)器。觸發(fā)器是構(gòu)成時(shí)序電路的基本單元。,特點(diǎn)：,具有兩個(gè)穩(wěn)定的狀態(tài)“0”和“1”；,根據(jù)需要可以置“0”、置“1”。,分類：,功能,RS,JK,D；,T,T,結(jié)構(gòu),基本RS,同步RS,主從型。,邊沿型,.,4.2觸發(fā)器,4.2.1基本RS觸發(fā)器,一、電路結(jié)構(gòu),兩與非門(mén)交叉耦合而成。,用Q端的狀態(tài)表示觸發(fā)器的狀態(tài)。,二、工作原理,維持,置0,0,置1,1,約束,1*,真值表,0,1,1,1,1,0,0,0,1,1,1,1,1,0,0,0,1,0,0,1,1,0,0,1,0,0,1,1,0,0,1,1,1,1,Q,SD,RD,或非門(mén),.,時(shí)序圖,Q,狀態(tài)不定,動(dòng)作特點(diǎn),輸入信號(hào)時(shí)刻決定著輸出狀態(tài)。,邏輯符號(hào),與非門(mén),或非門(mén),結(jié)構(gòu)簡(jiǎn)單。,輸入信號(hào)存在約束。,電路每時(shí)每刻都接收輸入信號(hào)。,三、優(yōu)缺點(diǎn),.,4.2.2同步RS觸發(fā)器,一、電路結(jié)構(gòu),由基本RS觸發(fā)器和導(dǎo)引門(mén)組成。,二、工作原理,11,10,01,00,Qn+1=0,0,約束,1,Qn+1=1,1,Qn+1=Qn,0,1,1,1,1,1,0,0,0,0,0,1,1,1,1,0,0,0,0,1,0,0,1,0,1,1,動(dòng)作特點(diǎn),在CP0時(shí)，不接收輸入信號(hào)，在CP1時(shí)才,接收。輸入信號(hào)決定觸發(fā)器的翻轉(zhuǎn)方向（狀態(tài)），時(shí)鐘脈沖決定觸發(fā)器的翻轉(zhuǎn)時(shí)刻，這是所有具有CP的觸發(fā)器的共同特點(diǎn)。,.,時(shí)序圖,R,CP,S,Q,干擾,錯(cuò)誤,邏輯符號(hào),三、缺點(diǎn),輸入仍有約束,抗干擾能力差,四、觸發(fā)器邏輯功能的描述方法,真值表,時(shí)序圖,特性方程,狀態(tài)轉(zhuǎn)換圖,0,1,R=0,S=1,R=1,S=0,.,4.2.3主從型觸發(fā)器,1、電路結(jié)構(gòu),2、工作原理,由兩個(gè)同步RS觸發(fā)器串接和一個(gè)電子開(kāi)關(guān)組成。,00,0,0,0,0,1,1,1,0,0,1,1,0,0,1,1,01,0,1,0,0,1,1,1,1,10,0,0,1,1,0,0,1,11,0,1*,1,一、主從RS觸發(fā)器,動(dòng)作特點(diǎn),輸入信號(hào)分兩步走，在CP1時(shí)將,輸入信號(hào)接收到主觸發(fā)器中，在CP0時(shí)再將輸入信號(hào)存入到從觸發(fā)器內(nèi)。,.,時(shí)序圖,CP,R,S,Q,Q,干擾，波形會(huì)怎樣？,邏輯符號(hào),3、優(yōu)缺點(diǎn),輸入信號(hào)無(wú)約束。,易受干擾。,二、主從JK觸發(fā)器,1、電路結(jié)構(gòu),在主從RS觸發(fā)器的基礎(chǔ)上增加兩根反饋線就構(gòu)成了主從JK觸發(fā)器。,.,2、工作原理,因?yàn)榕c主從RS基本相同，所以僅分析J=K=1，Q=0這一種情況。,0,0,0,0,1,1,1,1,1,1,規(guī)律,JK,J=K,J=K=0,J=K=1,Qn+1=J,維持,計(jì)數(shù),特性方程,.,時(shí)序圖,Q,對(duì)輸出狀態(tài)有無(wú)影響？,動(dòng)作特點(diǎn),在CP=1期間，要求輸入信號(hào)應(yīng)穩(wěn)定不變，否則有可能導(dǎo)致觸發(fā)器誤動(dòng)作。,邏輯符號(hào),多輸入：,3、優(yōu)缺點(diǎn),功能最強(qiáng)。,易受干擾。,.,4.2.4邊沿型觸發(fā)器,一、COMS傳輸門(mén)邊沿型觸發(fā)器,工作原理,0,0,0,0,1,0,0,0,0,1,1,1,1,1,1,1,1,0,0,0,0,0,1,1,1,1,1,0,0,0,1,1,動(dòng)作特點(diǎn),僅在CP由01的瞬間接收輸入信號(hào)，其它時(shí)間輸入信號(hào)的變化對(duì)觸發(fā)器狀態(tài)無(wú)影響。,優(yōu)缺點(diǎn),抗干擾能力強(qiáng)，可靠性高。,功能簡(jiǎn)單。,.,二、維持阻塞觸發(fā)器,1、電路結(jié)構(gòu),由基本RS觸發(fā)器和維持阻塞電路組成。,2、工作原理,4,3,2,1,置“0“維持線,置“1“阻塞線,置“0“阻塞線,置“1“維持線,0,0,0,0,0,0,1,1,1,1,1,1,0,0,0,0,0,1,1,1,1,1,特性方程,.,動(dòng)作特點(diǎn),在CP由01時(shí)，觸發(fā)器按輸入信號(hào)改變狀態(tài)，在CP=1期間，即使輸入信號(hào)改變，由于維持阻塞的作用，觸發(fā)器的狀態(tài)也不會(huì)改變，從而有效地提高了工作的可靠性。,Q,CP,D,誤動(dòng)作否？,時(shí)序圖,邏輯符號(hào),4.3觸發(fā)器的電路結(jié)構(gòu)和邏輯功能間的關(guān)系,觸發(fā)器的邏輯功能和觸發(fā)器的電路結(jié)構(gòu)之間沒(méi)有必然的聯(lián)系，同一種邏輯功能的觸發(fā)器可以由不同的電路結(jié)構(gòu)類型，同一種電路結(jié)構(gòu)的觸發(fā)器可以做成不同的邏輯功能。,4.2.5T及T觸發(fā)器,T：T=0時(shí)，維持；T=1時(shí)，計(jì)數(shù)。,T：僅有計(jì)數(shù)功能。,.,5.1概述,5.2時(shí)序邏輯電路的分析方法,5.3若干常用的時(shí)序邏輯電路,5.4時(shí)序邏輯電路的設(shè)計(jì)方法,第五章時(shí)序邏輯電路,.,5.1概述,反饋電路將存儲(chǔ)電路的輸出狀態(tài)反饋到組合邏輯電路的輸入端，與輸入信號(hào)一起共同決定電路的輸出。,時(shí)序邏輯電路的特點(diǎn),1、功能特點(diǎn),而且取決于上一個(gè)時(shí)刻的輸出狀態(tài)。,包含組合邏輯電路、存儲(chǔ)電路及反饋電路。,任一時(shí)刻的輸出信號(hào)不僅取決于此時(shí)刻的輸入信號(hào)，,2、電路特點(diǎn),.,5.2時(shí)序邏輯電路的分析方法,5.2.1同步時(shí)序電路的分析方法,步驟：,1.由邏輯電路寫(xiě)出各觸發(fā)器的驅(qū)動(dòng)方程；,2.由驅(qū)動(dòng)方程和特性方程求次態(tài)方程(狀態(tài)方程)；,3.由電路寫(xiě)輸出方程；,4.由次態(tài)方程、輸出方程畫(huà)出狀態(tài)轉(zhuǎn)換表或狀態(tài)轉(zhuǎn)換圖；,5.判斷邏輯功能。,.,例：,分析圖示電路的邏輯功能。,解：,驅(qū)動(dòng)方程：,次態(tài)方程為：,.,輸出方程：,次態(tài)方程：,狀態(tài)轉(zhuǎn)換圖：,100,0,111,1,110,1,5.2.2時(shí)序電路邏輯功能的描述,一、狀態(tài)轉(zhuǎn)換圖,據(jù)次態(tài)方程和輸出方程由電路原態(tài)求出電路次態(tài)。,二、時(shí)序圖,三、狀態(tài)轉(zhuǎn)換表,5.2.3異步時(shí)序電路的分析方法,本內(nèi)容歸放到異步計(jì)數(shù)器一節(jié)中介紹,.,5.3若干常用的時(shí)序邏輯電路,5.3.1寄存器,數(shù)碼寄存器,移位寄存器,一、數(shù)碼寄存器,74LS175：,CC4076:,D3D0:并行數(shù)據(jù)輸入端；,Q3Q0：并行三態(tài)輸出端；,LDA、LDB：數(shù)據(jù)輸入控制端。,.,二、移位寄存器,左移移位寄存器,雙向移位寄存器,.,74LS194A:,S1、S0方式控制：,5.3.2計(jì)數(shù)器,計(jì)數(shù)器就是每輸入一個(gè)脈沖電路的狀態(tài)改變一次，因此計(jì)數(shù)器不但可以對(duì)輸入脈沖進(jìn)行計(jì)數(shù)，還可以用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖等待。,工作方式,同步,異步,計(jì)數(shù)方式,加法,減法,計(jì)數(shù)體制,二進(jìn)制,十進(jìn)制,n進(jìn)制,一、同步計(jì)數(shù)器,1、同步二進(jìn)制計(jì)數(shù)器,.,加法,驅(qū)動(dòng)方程：,狀態(tài)方程：,輸出方程：,.,狀態(tài)轉(zhuǎn)換圖：,時(shí)序圖：,4位同步二進(jìn)制加法計(jì)數(shù)器74161：,.,D3D0：預(yù)置數(shù)輸入端；,利用這一功能，可使計(jì)數(shù)器的初態(tài)設(shè)定為任意值，如，計(jì)數(shù)器復(fù)位后狀態(tài)轉(zhuǎn)換圖為：,若要求狀態(tài)轉(zhuǎn)換圖為：,EP、ET：工作狀態(tài)控制端：,.,減法,與加法電路作同樣分析可得：,可逆計(jì)數(shù)器,單時(shí)鐘十六進(jìn)制加/減計(jì)數(shù)器74LS191：,0，加法；,1，減法,CP0：串行時(shí)鐘輸出端:,注：異步預(yù)置數(shù)方式,.,雙時(shí)鐘同步十六進(jìn)制可逆計(jì)數(shù)器74LS193：,CPU：加計(jì)數(shù)脈沖輸入端;,CPD:減計(jì)數(shù)脈沖輸入端。,異步方式接收預(yù)置數(shù)。,2、同步十進(jìn)制計(jì)數(shù)器,加法,驅(qū)動(dòng)方程：,.,次態(tài)方程：,輸出方程：,狀態(tài)轉(zhuǎn)換圖：,同步十進(jìn)制加法計(jì)數(shù)器74LS160：,具有異步清零、同步預(yù)置數(shù)、保持等功能。,.,減法,驅(qū)動(dòng)方程：,次態(tài)方程：,.,輸出方程：,狀態(tài)轉(zhuǎn)換圖：,可逆計(jì)數(shù)器74LS190,具有加、減計(jì)數(shù)、保持、同步預(yù)置數(shù)等功能。,與二進(jìn)制可逆計(jì)數(shù)器一樣，十進(jìn)制可逆計(jì)數(shù)器也有雙時(shí)鐘的，如：74LS192、CC40192等。,.,二、異步計(jì)數(shù)器,1、異步二進(jìn)制計(jì)數(shù)器,111,減通道,2、異步十進(jìn)制計(jì)數(shù)器,驅(qū)動(dòng)方程：,.,狀態(tài)方程：,時(shí)鐘方程：,狀態(tài)轉(zhuǎn)換圖：,請(qǐng)同學(xué)們自己畫(huà)出它的時(shí)序圖。,愜,.,3、二五十進(jìn)制異步計(jì)數(shù)器74LS290,FF0：構(gòu)成一位二進(jìn)制計(jì)數(shù)器，計(jì)數(shù)脈沖為CP0；,FF3FF1：構(gòu)成一位五進(jìn)制計(jì)數(shù)器，計(jì)數(shù)脈沖為CP1。,將CP1接Q0，在CP0端加計(jì)數(shù)脈沖就構(gòu)成了異步十進(jìn)制計(jì)數(shù)器。,S91、S92為異步置9端；,R01、R02為異步置0端。,.,三、任意進(jìn)制計(jì)數(shù)器,1、大模構(gòu)建小模,反饋置“0”法：適用于具有置零功能的計(jì)數(shù)器。,例1：,用同步十進(jìn)制加法計(jì)數(shù)器74LS160(異步清零、同步預(yù)置數(shù))構(gòu)建六進(jìn)制計(jì)數(shù)器。,0100,1001,存在的問(wèn)題：,0110狀態(tài)雖很短暫，但對(duì)后續(xù)電路仍會(huì)產(chǎn)生一定的干擾；,由于各觸發(fā)器復(fù)位時(shí)間可能不等，如Q1先于Q2復(fù)位，則Q1復(fù)位后，立即RD=1，造成Q2不能有效復(fù)位，導(dǎo)致計(jì)數(shù)錯(cuò)誤。,取反饋信號(hào),.,改進(jìn)型電路：,Q3,Q0,Q2,Q1,CP,0,0,0,0,0,1,1,1,1,1,0,0,0,0,從容復(fù)位,反饋置數(shù)法：適用于具有預(yù)置數(shù)功能的計(jì)數(shù)器。,例2：,要求同例1,0011,0100,0101,.,上述大模構(gòu)建小模的方法由于沒(méi)有1001這個(gè)狀態(tài)，進(jìn)位端C始終無(wú)輸出，必須重新尋找進(jìn)位。,改進(jìn)：,0100,1001,2、小模構(gòu)建大模,并行進(jìn)位,串行進(jìn)位,整體置零,整體置數(shù),并行進(jìn)位,.,串行進(jìn)位,整體置零方式,例3：,搭建一個(gè)87進(jìn)制計(jì)數(shù)器,.,整體置數(shù)方式,例4：,同例3,你還能用其它辦法構(gòu)建一個(gè)87進(jìn)制計(jì)數(shù)器嗎？,思考,.,四、移位寄存器型計(jì)數(shù)器,1、環(huán)形計(jì)數(shù)器,各輸出端依次產(chǎn)生一個(gè)脈沖，可作為脈沖分配器使用。,優(yōu)缺點(diǎn)：,結(jié)構(gòu)簡(jiǎn)單，不能自啟動(dòng)，器件利用率低。,.,具有自啟動(dòng)功能的環(huán)形計(jì)數(shù)器：,2、扭環(huán)形計(jì)數(shù)器,同理：修改反饋邏輯可使電路自啟動(dòng)。,.,5.4時(shí)序邏輯電路的設(shè)計(jì)方法,設(shè)計(jì)步驟：,根據(jù)邏輯功能的要求確定輸入和輸出，并畫(huà)出狀態(tài)轉(zhuǎn)換圖。,狀態(tài)化簡(jiǎn)。,檢查電路能否自啟動(dòng)。,確定觸發(fā)器類型，求出狀態(tài)方程、驅(qū)動(dòng)方程和輸出方程。,畫(huà)邏輯圖。,狀態(tài)編碼。,例1：,設(shè)計(jì)一個(gè)串行數(shù)據(jù)檢測(cè)器，要求是連續(xù)輸入3個(gè)或3個(gè)以上的1時(shí)輸出為1，其余輸出為0。,解：,設(shè)：輸入為X，輸出為Y。,S1,S0,S2,S3,1,1,0,0,1,0,0,1,0,1,0,0,0,0,1,0,狀態(tài)轉(zhuǎn)換圖：,.,狀態(tài)化簡(jiǎn),S1,S0,S2,S3,1,1,0,0,1,0,0,1,0,1,0,0,0,0,1,0,狀態(tài)編碼,2n3，取2個(gè)觸發(fā)器。,S0=00，S1=01，S2=10，則：,X,Q1nQ2n,Y,Q1n+1Q2n+1,00011101,00100111,01001011,000011,000100,000001,艷,.,確定觸發(fā)器類型，求若干方程,Qin+1/Y,Q1nQ0n,X,00011110,01,00/0,00/0,00/0,01/0,10/0,10/1,狀態(tài)方程：,Q1n+1=XQ0n+XQ1n,輸出方程：Y=XQ1n,若選用JK觸發(fā)器，則：,比照J(rèn)K觸發(fā)器的特性方程得：,據(jù)此可畫(huà)出邏輯電路圖，并畫(huà)出狀態(tài)轉(zhuǎn)換圖以檢查能否自啟動(dòng)。,.,第六章脈沖波形的產(chǎn)生和整形,6.1概述,6.2施密特觸發(fā)器,6.3單穩(wěn)態(tài)觸發(fā)器,6.4多諧振蕩器,6.5555定時(shí)器及應(yīng)用,.,6.1概述,實(shí)際中常需要連續(xù)不斷的矩形脈沖或單個(gè)的矩形脈沖。獲取矩形脈沖的方法不外乎由電路直接產(chǎn)生或經(jīng)整形產(chǎn)生。本章主要介紹滿足這些要求的單元電路。,6.2施密特觸發(fā)器,6.2.1用門(mén)電路組成,由CMOS構(gòu)成，,電路條件：R12/3VCC,2/3VCC,1/3VCC,1/3VCC,1/3VCC,1/3VCC,低,低,高,高,導(dǎo)通,導(dǎo)通,截止,截止,不變,不變,555：TTL,7555：CMOS,雙時(shí)基：556(7556),單時(shí)基,CB555,6.5.1555定時(shí)器的電路結(jié)構(gòu)及功能,.,6.5.2555定時(shí)器的應(yīng)用,一、接成施密特觸發(fā)器,二、接成單穩(wěn)態(tài)觸發(fā)器,tw=1.1RC,.,第七章：半導(dǎo)體存儲(chǔ)器,7.1概述,7.2只讀存儲(chǔ)器(ROM),7.3隨機(jī)存儲(chǔ)器(RAM),7.4存儲(chǔ)器容量的擴(kuò)展,7.5用存儲(chǔ)器實(shí)現(xiàn)組合邏輯電路,.,7.1概述,半導(dǎo)體存儲(chǔ)器是一種用來(lái)存儲(chǔ)二值信息且容量很大、應(yīng)用很廣的一種半導(dǎo)體器件。,按讀取功能,隨機(jī)存儲(chǔ)器(RAM),只讀存儲(chǔ)器(ROM),靜態(tài)：速度快,動(dòng)態(tài)：結(jié)構(gòu)簡(jiǎn)單，集成度高。,掩膜ROM：所存信息由廠家決定，無(wú)法更改。,PROM：由用戶一次性寫(xiě)入，寫(xiě)入后無(wú)法整改。,EPROM：寫(xiě)入后用戶可更改。,按制造工藝,雙極型,MOS型：功耗低，集成度高。,主要性能指標(biāo)：讀取速度，容量。,7.2只讀存儲(chǔ)器(ROM),7.2.1掩膜ROM,一、結(jié)構(gòu),.,如：,W3W0：稱為字線；,D3D0：稱為位線。,不難看出：存儲(chǔ)矩陣中字線和位線的每個(gè)交叉點(diǎn)處即為一個(gè)存儲(chǔ)單元且交叉點(diǎn)處接有三極管時(shí)相當(dāng)于存1，沒(méi)接的相當(dāng)于存0，可見(jiàn)，存儲(chǔ)的信息由二極管所在位置來(lái)確定，所以這種存儲(chǔ)器存儲(chǔ)的信息完全由生產(chǎn)廠家決定。,.,另外，存儲(chǔ)矩陣中的二極管當(dāng)然也可以由其它開(kāi)關(guān)器件來(lái)替代。,存儲(chǔ)容量，即存儲(chǔ)單元數(shù)，一般表達(dá)為：“字?jǐn)?shù)乘位數(shù)”的形式，如：(4*4)bit。,7.2.2可編程只讀存儲(chǔ)器PROM,存儲(chǔ)單元：,編程時(shí)，若讓熔燒斷，相當(dāng)于該單元存入信息0，否則相當(dāng)于存入信息1。,出廠時(shí)，每個(gè)單元都存入信息1，編程時(shí)首先確定要寫(xiě)入0的單元，并確定其對(duì)應(yīng)的地址，然后使相應(yīng)的字線為高電平，在VCC上加編程級(jí)電壓，并在編程單元的位線上加編程脈沖，使編程單元的熔絲燒斷。,7.2.3可擦可編程只讀存儲(chǔ)器EPROM,一、EPROM,存儲(chǔ)單元：,當(dāng)VT1導(dǎo)通時(shí)，位線為高電平，相當(dāng)于存入1，截止時(shí)，相當(dāng)于存入0。,擦除：用紫外線照射柵極約30分鐘左右即可。,.,二、E2PROM,存儲(chǔ)單元：,VT1：浮柵隧道氧化層MOS管(NMOS)。,寫(xiě)入：加圖示電壓，于是VT1浮置柵上(Gf)原來(lái)捕獲的電子得以經(jīng)隧道由VT1漏極釋放，成為低開(kāi)啟電壓管(小于3V，導(dǎo)通)，Bi線變?yōu)榈碗娖?，相?dāng)于寫(xiě)入0。,0V,擦除：加圖示電壓，VT2管導(dǎo)通，VT1漏極電位為0V，于是電子經(jīng)VT1漏極穿過(guò)隧道被VT1浮柵捕獲，VT1管變成高開(kāi)啟電壓管(約為7V，截止)，Bi線變?yōu)楦唠娖?，相?dāng)于存入1。,讀出：加圖示電壓，由于VT2始終導(dǎo)通，所以VT1截止時(shí)，Bi=1，VT1導(dǎo)通時(shí)，Bi=0。,5V,3V,7.3隨機(jī)存儲(chǔ)器(RAM),7.3.1靜態(tài)隨機(jī)存儲(chǔ)器SRAM,.,一、SRAM的電路結(jié)構(gòu),行譯碼器輸出Wi線，以選中一行存儲(chǔ)單元，列譯碼器輸出Bi線，從已選中的一行存儲(chǔ)單元中再選中1位或幾位。,0，執(zhí)行寫(xiě)操作；,1，執(zhí)行讀操作。,0，允許讀寫(xiě)操作；,1，數(shù)據(jù)線為高阻態(tài)。,冬,.,二、SRAM的存儲(chǔ)單元,寫(xiě)操作采用二路傳輸?shù)哪康氖潜ＷC能將數(shù)據(jù)可靠地寫(xiě)入存儲(chǔ)單元。,Intel2114:,容量：1024bit，18腳封裝，+5V電源,6位行地址可選中64行，64列分為16組，每組4個(gè)單元(字長(zhǎng)為4位)，由4位列地址分別選中。,.,7.3.2動(dòng)態(tài)隨機(jī)存儲(chǔ)器SRAM-自學(xué),7.4存儲(chǔ)器容量的擴(kuò)展,7.4.1位擴(kuò)展,用2片2114(1024*4bit)擴(kuò)展為1024*8bit的存儲(chǔ)器。,我是環(huán)保型,.,7.4.1字?jǐn)U展,用4片256*8bit的RAM擴(kuò)展成1024*8bit的RAM,地址分配：A9A0,4#,3#,2#,1#,1#：000H0FFH(0255字節(jié)),2#：100H1FFH(256511字節(jié)),3#：200H2FFH(256767字節(jié)),4#：300H3FFH(7681023字節(jié)),.,7.5用存儲(chǔ)器實(shí)現(xiàn)組合邏輯電路,用PROM實(shí)現(xiàn)以下一組多輸出邏輯函數(shù)：,如果用PROM的地址信號(hào)作為邏輯變量，則地址譯碼器的輸出(即字線)顯然對(duì)應(yīng)著所有最小項(xiàng)，又因?yàn)槲痪€輸出是若干字線之和，所以通過(guò)編程，位線可作為邏輯量函數(shù)。,因?yàn)檫壿嫼瘮?shù)為4變量的，所以存儲(chǔ)器至少需要16根字線(即4根地址線)，又因?yàn)橥瑫r(shí)要求實(shí)現(xiàn)4個(gè)邏輯函數(shù)，故而存儲(chǔ)器至少要有4根位線，換句話說(shuō)存儲(chǔ)器的容量至少應(yīng)為：,16*4bit,.,可見(jiàn)，只需要將以上信息寫(xiě)入存儲(chǔ)矩陣中即可。,由于與邏輯陣列不可編程，所以器件的利用率比較低。,.,第八章可編程邏輯器件,8.1概述,8.2現(xiàn)場(chǎng)可編程邏輯陣列FPLA,8.3或編程陣列邏輯PAL,企業(yè)的生命力在于創(chuàng)新人的生命力在于學(xué)習(xí),.,8.1概述,可編程邏輯器件PLD是一種通用的數(shù)字集成電路，它的功能可由用戶通過(guò)編程來(lái)設(shè)定，通用性強(qiáng)，使用方便。,PLD,現(xiàn)場(chǎng)可編程邏輯陣列FPLA,可編程陣列邏輯PAL,通用陣列邏輯GAL,可擦除的可編程邏輯器件EPLD,現(xiàn)場(chǎng)可編程門(mén)陣列FPGA,PLD的電路結(jié)構(gòu)與PROM差不多，只是PLD的與、或邏輯陣列均可編程，所以使用更靈活，利用率更高。,PLD中常見(jiàn)的一些畫(huà)法：,C,B,A,P,C,B,A,P,C,B,A,D,P,P,C,B,A,D,.,8.2現(xiàn)場(chǎng)可編程邏輯陣列FPLA,FPLA的規(guī)格：輸入變量數(shù)*與陣列輸出端數(shù)*或陣列端數(shù)，如：3*4*3。,.,FPLA中輸出極性的控制方式：,M處熔絲燒斷時(shí)，M=1；未燒斷時(shí)，M=0。故通過(guò)對(duì)M編程可控制輸出極性。,當(dāng)然，時(shí)序邏輯型FPLA還可實(shí)現(xiàn)時(shí)序邏輯電路，如：P407Fig8.2.3。,8.3或編程陣列邏輯PAL,請(qǐng)愛(ài)護(hù)我!,.,8.3.1PAL的基本電路結(jié)構(gòu),.,8.3.2PAL的幾種輸出電路結(jié)構(gòu)及反饋方式,一、專用輸出結(jié)構(gòu),專用輸出結(jié)構(gòu)一般是與或門(mén)、與或非門(mén)或者是互補(bǔ)輸出形式，如：,這種專用輸出結(jié)構(gòu)的PAL器件只能產(chǎn)生組合邏輯電路。,二、可編程輸入/輸出結(jié)構(gòu)(I/O),.,三、寄存器輸出結(jié)構(gòu),四、異或輸出結(jié)構(gòu),.,第九章數(shù)/模及模/數(shù)轉(zhuǎn)換器,9.1概述,9.2數(shù)-模轉(zhuǎn)換器D/A,9.3模-數(shù)轉(zhuǎn)換器A/D,.,9.1概述,DAC：數(shù)字量轉(zhuǎn)換成模擬量。,ADC：模擬量轉(zhuǎn)換成數(shù)字量。,主要性能參數(shù)：轉(zhuǎn)換精度和轉(zhuǎn)換速度。,9.2數(shù)-模轉(zhuǎn)換器D/A,9.2.1權(quán)電阻網(wǎng)絡(luò)DAC,di=,0，Si投向右側(cè)；,1，Si投向左側(cè)。,vO=-(R/2)If=-R/2(I3+I2+I1+I0)=-R/2(VRef/23R)d3+(VRef/22R)d2+(VRef/21R)d1+(VRef/20R)d0=-VRef/24(23d3+22d2+21d1+20d0),.,當(dāng)d3d2d1d0=0000時(shí)，vO=0；,當(dāng)d3d2d1d0=1111時(shí)，vO=-(24-1)/24VRef。,優(yōu)缺點(diǎn)：,結(jié)構(gòu)簡(jiǎn)單，所用元件數(shù)少。缺點(diǎn)是位數(shù)越多，電阻值差異越大，很難保證精度。,9.2.2倒T形電阻網(wǎng)絡(luò)DAC,v0=-IfR=-VRef/24(23d3+22d2+21d1+20d0),集成DAC(AD7520)：,輸入為10位二進(jìn)制數(shù)，其運(yùn)放需外接。,.,9.2.3權(quán)電流型DAC,vO=IfRF=IRF(1/24)d0+(1/23)d1+(1/22)d2+(1/2)d3=VRefRF/(24RR)(23d3+22d2+21d1+20d0),.,集成DAC0808：,當(dāng)VRef=10V，RR=RF=5k時(shí)：,若：d7d0=00000000，,則：VOmin=0V；,若：d7d0=11111111，,則：VOmax9.