第11講算術(shù)運(yùn)算電路和競(jìng)爭(zhēng)冒險(xiǎn).ppt

第11講,課時(shí)授課計(jì)劃,內(nèi)容：加法器和數(shù)值比較器組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)目的與要求：1.掌握半加器，全加器的邏輯功能、邏輯符號(hào)。2.了解多位加法器實(shí)現(xiàn)進(jìn)位的方法。3.掌握數(shù)值比較器的邏輯功能。4.了解MSI加法器74LS283。5.競(jìng)爭(zhēng)冒險(xiǎn)的概念、產(chǎn)生的原因。6.競(jìng)爭(zhēng)冒險(xiǎn)的判斷。7.競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的消除方法。重點(diǎn)與難點(diǎn)：半加器、全加器、數(shù)值比較器的基本概念。競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的消除方法。競(jìng)爭(zhēng)冒險(xiǎn)的判斷。課堂討論：多位二進(jìn)制數(shù)如何比較大?。?什么情況時(shí)要考慮競(jìng)爭(zhēng)冒險(xiǎn)問(wèn)題？2譯碼顯示時(shí)是否要考慮競(jìng)爭(zhēng)冒險(xiǎn)問(wèn)題？現(xiàn)代教學(xué)方法與手段：大屏幕投影復(fù)習(xí)（提問(wèn)）：常用MSI組合邏輯電路及其實(shí)現(xiàn)組合邏輯函數(shù)的方法？,加數(shù),和,加法器,半加器：不考慮進(jìn)位將兩個(gè)一位二進(jìn)制數(shù)相加的運(yùn)算電路。輸入輸出信號(hào)為：輸入信號(hào)：加數(shù)A，被加數(shù)B；輸出信號(hào)：和S,異或門(mén)也就是半加器,2.全加器：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，并且考慮來(lái)自低位的進(jìn)位以及向高位的進(jìn)位的運(yùn)算電路。輸入信號(hào)：加數(shù)Ai，被加數(shù)Bi，來(lái)自低位的進(jìn)位Ci-1。輸出信號(hào)：本位和Si，向高位的進(jìn)位Ci。真值表如下：,多位加法器（二進(jìn)制并行加法器）,串行進(jìn)位：低位全加器的進(jìn)位輸出依次加到相鄰高位全加器的進(jìn)位輸入端。最低位的進(jìn)位輸入端接地。4位串行加法器如下圖：,優(yōu)點(diǎn)：電路簡(jiǎn)單。缺點(diǎn)：運(yùn)算速度慢。在最不利的情況下，做一次加法運(yùn)算需要經(jīng)過(guò)4個(gè)全加器的傳輸時(shí)間（從輸入加數(shù)到輸出建立穩(wěn)定的狀態(tài)所需時(shí)間）才能得到穩(wěn)定可靠的運(yùn)算結(jié)果。（速度慢的根源在于逐位進(jìn)位）,超前進(jìn)位加法器,并行進(jìn)位（超前進(jìn)位）的思想：高位用的進(jìn)位信號(hào)不取自低位的進(jìn)位信號(hào)而直接取自低位的數(shù)據(jù)。即由邏輯電路根據(jù)輸入信號(hào)同時(shí)形成各位向高位的進(jìn)位。什么情況下產(chǎn)生進(jìn)位（Ci=1）?觀察Ci=AiBi+(Ai+Bi)Ci-1當(dāng)Ai=1,Bi=1，即AiBi=1時(shí)，有Ci=1定義Gi=AiBi為進(jìn)位產(chǎn)生（Generation）函數(shù)當(dāng)Ai和Bi中只有一個(gè)為1，即AiBi=0，Ai+Bi=1時(shí)，有Ci=Ci-1若Ci-1=1，則Ci=1定義Pi=Ai+Bi為進(jìn)位傳遞（Propagation）函數(shù)則由Ci=Gi+PiCi-1可以得到如下遞推式：,Ci的遞推式,C1=P1C0+G1C2=P2C1+G2=P2P1C0+P2G1+G2C3=P3C2+G3=P3P2P1C0+P3P2G1+P3G2+G3C4=P4C3+G4=P4P3P2P1C0+P4P3P2G1+P4P3G2+P4G3+G4各進(jìn)位輸出僅取決于Pi,Gi,C0，而Pi,Gi取決于Ai,Bi，已知Ai,Bi,C0能并行提供（二進(jìn)制并行加法器），所以各位的進(jìn)位能同時(shí)產(chǎn)生，運(yùn)算速度得以提高。,并行進(jìn)位加法器（超前進(jìn)位加法器）,進(jìn)位生成項(xiàng),進(jìn)位傳遞條件,進(jìn)位表達(dá)式,和表達(dá)式,4位超前進(jìn)位加法器遞推公式,超前進(jìn)位發(fā)生器,演示,評(píng)價(jià)：運(yùn)算速度快；但電路較復(fù)雜。,加法器的級(jí)連（注意存在串行進(jìn)位）,集成二進(jìn)制4位超前進(jìn)位加法器,加法器的應(yīng)用,1、8421BCD碼轉(zhuǎn)換為余3碼,BCD碼+0011=余3碼,2、二進(jìn)制并行加法/減法器,M0時(shí)，B0=B，電路執(zhí)行A+B運(yùn)算；當(dāng)M1時(shí)，B1=B，電路執(zhí)行AB=A+B運(yùn)算。,例3用加法器實(shí)現(xiàn)余三碼轉(zhuǎn)換成8421BCD碼的數(shù)碼轉(zhuǎn)換電路。,解：余三碼與8421BCD碼相差3，只要將余三碼減去3即可得到8421BCD碼。因此可以采用四位加法器來(lái)完成這一轉(zhuǎn)換功能。因全加器是加法運(yùn)算器，本題要完成的功能是減法，首先對(duì)-3（-0011）取補(bǔ)，變成補(bǔ)碼（1101），再與余三碼相加。根據(jù)該原理直接畫(huà)出用全加器實(shí)現(xiàn)余三碼轉(zhuǎn)換8421BCD碼電路如右圖所示。圖中Bi為余三碼，F(xiàn)i為8421BCD碼，Ai為1101（0011的補(bǔ)碼），CI不用，接地。,例4用4位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)用余3碼表示的1位十進(jìn)制數(shù)加法器。,解根據(jù)余3碼的特點(diǎn)，兩個(gè)余3碼表示的十進(jìn)制數(shù)相加時(shí)，需要對(duì)相加結(jié)果進(jìn)行修正。修正法則是：若相加結(jié)果無(wú)進(jìn)位產(chǎn)生，則和需要減3；若相加結(jié)果有進(jìn)位產(chǎn)生，則和需要加3。據(jù)此，可用兩片4位二進(jìn)制并行加法器和一個(gè)反相器實(shí)現(xiàn)給定功能，邏輯電路圖如圖所示。其中，片用來(lái)對(duì)兩個(gè)1位十進(jìn)制數(shù)的余3碼進(jìn)行相加，片用來(lái)對(duì)相加結(jié)果進(jìn)行修正。修正控制函數(shù)為片的進(jìn)位輸出FC4，當(dāng)FC4=0時(shí)，將片的和輸出送至片，并將其加上二進(jìn)制數(shù)1101(即采用補(bǔ)碼實(shí)現(xiàn)運(yùn)算結(jié)果減二進(jìn)制數(shù)0011)；當(dāng)FC4=1時(shí)，將片的和輸出送至片，并將其加上二進(jìn)制數(shù)0011，片的和輸出即為兩余3碼相加的和數(shù)。,例5用4位二進(jìn)制并行加法器實(shí)現(xiàn)X*Y,其中X=x3x2x1x0，Y=y3y2y1y0。,解根據(jù)乘數(shù)和被乘數(shù)的取值范圍，可知乘積范圍處在0255之間。故該電路應(yīng)有8個(gè)輸出，設(shè)輸出用z7z6z5z4z3z2z1z0表示，兩數(shù)相乘求積的過(guò)程如下：,因?yàn)閮蓚€(gè)1位二進(jìn)制數(shù)相乘的法則和邏輯“與”運(yùn)算法則相同，所以“積”項(xiàng)xiyj(i，j=0，1，2，3)可用兩輸入與門(mén)實(shí)現(xiàn)。而對(duì)部分積求和則可用并行加法器實(shí)現(xiàn)。由此可知，實(shí)現(xiàn)上述二進(jìn)制數(shù)乘法運(yùn)算的邏輯電路可由16個(gè)兩輸入與門(mén)和3個(gè)4位二進(jìn)制并行加法器構(gòu)成。邏輯電路圖如圖所示。,數(shù)值比較器,用于比較兩個(gè)數(shù)大小關(guān)系的電路。一、1位數(shù)值比較器一位數(shù)碼比較的結(jié)果有相等、大于和小于三種情況，因而假定要比較的兩個(gè)數(shù)字為A、B，輸出比較結(jié)果為L(zhǎng)1、L2、L3。其中L1代表“AB”，L2代表“AB、AB、AB和A=B必須預(yù)先分別預(yù)置為0、0、1。,比較器的級(jí)聯(lián),并聯(lián)擴(kuò)展,用4位數(shù)值比較器的并聯(lián)擴(kuò)展實(shí)現(xiàn)兩個(gè)16位二進(jìn)制數(shù)的比較,A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0B15B14B13B12B11B10B9B8B7B6B5B4B3B2B1B0,例用一片4位數(shù)字比較器和一片4位加法器實(shí)現(xiàn)4位二進(jìn)制數(shù)轉(zhuǎn)換成8421BCD碼的轉(zhuǎn)換電路。,解：4位二進(jìn)制數(shù)的范圍為：00001111。在0000到1001之間，與8421BCD碼的值相同；在1010到1111之間，與8421BCD碼的值相差為0110。當(dāng)4位二進(jìn)制數(shù)小于等于1001時(shí)，只要加0000即可得到相對(duì)應(yīng)的8421BCD碼；當(dāng)4位二進(jìn)制數(shù)大于1001時(shí)，只要加0110即可得到相對(duì)應(yīng)的8421BCD碼。根據(jù)這一原理可直接畫(huà)出邏輯電路圖。同樣，可以用若干片4位數(shù)字比較器和4位全加器，實(shí)現(xiàn)5位、6位等二進(jìn)制數(shù)轉(zhuǎn)換成8421BCD的組合邏輯電路。,組合邏輯電路的競(jìng)爭(zhēng)、冒險(xiǎn),1.到目前為止，只研究了組合邏輯電路輸入和輸出的穩(wěn)定狀態(tài)之間的邏輯關(guān)系，而沒(méi)有考慮信號(hào)的傳輸延遲。（理想情況）2.實(shí)際情況信號(hào)通過(guò)導(dǎo)線和門(mén)電路時(shí)，都存在時(shí)間延遲，這使得當(dāng)電路所有輸入達(dá)到穩(wěn)定狀態(tài)時(shí)，輸出并不是立即達(dá)到穩(wěn)定狀態(tài)。3.競(jìng)爭(zhēng)由于延遲時(shí)間的影響，使得輸入信號(hào)經(jīng)過(guò)不同路徑到達(dá)輸出端的時(shí)間有先有后，這一現(xiàn)象稱(chēng)為競(jìng)爭(zhēng)。廣義的，競(jìng)爭(zhēng)現(xiàn)象可以理解為多個(gè)信號(hào)到達(dá)某一點(diǎn)有時(shí)差所引起的現(xiàn)象。電路中競(jìng)爭(zhēng)現(xiàn)象的存在，使得輸入信號(hào)的變化可能引起輸出信號(hào)出現(xiàn)非預(yù)期的錯(cuò)誤輸出。臨界競(jìng)爭(zhēng)：導(dǎo)致錯(cuò)誤輸出的競(jìng)爭(zhēng)。非臨界競(jìng)爭(zhēng)：不產(chǎn)生錯(cuò)誤輸出的競(jìng)爭(zhēng)。,演示,組合電路的險(xiǎn)象是電路處在暫態(tài)過(guò)程中的一種瞬間錯(cuò)誤輸出信號(hào)（非穩(wěn)態(tài)輸出信號(hào)），其形式是一種寬度與時(shí)差相同的窄脈沖信號(hào)，通常稱(chēng)為毛刺。險(xiǎn)象會(huì)暫時(shí)地破壞正常邏輯關(guān)系，一旦暫態(tài)過(guò)程結(jié)束，即可恢復(fù)正常邏輯關(guān)系。險(xiǎn)象按錯(cuò)誤輸出脈沖信號(hào)的極性分為“0”型險(xiǎn)象與“1”型險(xiǎn)象。0型險(xiǎn)象：錯(cuò)誤輸出信號(hào)為負(fù)脈沖的險(xiǎn)象。1型險(xiǎn)象：錯(cuò)誤輸出信號(hào)為正脈沖的險(xiǎn)象。,4、險(xiǎn)象（冒險(xiǎn)現(xiàn)象）：電路中競(jìng)爭(zhēng)現(xiàn)象的存在，使得輸入信號(hào)的變化可能引起輸出信號(hào)出現(xiàn)非預(yù)期的錯(cuò)誤輸出的現(xiàn)象。,主要是門(mén)電路的延遲時(shí)間產(chǎn)生的。,干擾信號(hào),正尖峰冒險(xiǎn),負(fù)尖峰冒險(xiǎn),5、產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因,代數(shù)法（從函數(shù)式的結(jié)構(gòu)來(lái)判斷）做法：1）首先檢查函數(shù)表達(dá)式中是否存在具備競(jìng)爭(zhēng)條件的變量，即是否有某個(gè)變量X同時(shí)以原變量和反變量的形式出現(xiàn)在函數(shù)表達(dá)式中。2）若有，則消去函數(shù)表達(dá)式中的其他變量（即將這些變量的各種取值組合依次代入函數(shù)表達(dá)式中），而僅保留被研究的變量X。3）再看函數(shù)表達(dá)式是否會(huì)變?yōu)閄+X或者XX的形式，若會(huì)，則說(shuō)明對(duì)應(yīng)的邏輯電路可能產(chǎn)生險(xiǎn)象。即可能出現(xiàn)1型冒險(xiǎn)可能出現(xiàn)0型冒險(xiǎn),6.險(xiǎn)象的判斷,例1判斷是否可能出現(xiàn)冒險(xiǎn)現(xiàn)象。,解：觀察函數(shù)表達(dá)式可知，變量A和C均具備競(jìng)爭(zhēng)條件，所以，應(yīng)對(duì)這兩個(gè)變量分別進(jìn)行分析。先考察變量A，為此將B和C的各種取值組合分別代入函數(shù)表達(dá)式中，可得到如下結(jié)果：由此可見(jiàn)，當(dāng)B=C=1時(shí)，A的變化可能使電路產(chǎn)生險(xiǎn)象。類(lèi)似地，將A和B的各種取值組合分別代入函數(shù)表達(dá)式中，可由代入結(jié)果判斷出變量C發(fā)生變化時(shí)不會(huì)產(chǎn)生險(xiǎn)象。,險(xiǎn)象的判斷(續(xù)),卡諾圖法（險(xiǎn)象的判斷和消除相統(tǒng)一）做法：1）當(dāng)函數(shù)為與或表達(dá)式時(shí)，先作出其卡諾圖；2）畫(huà)出與表達(dá)式中各“與”項(xiàng)相對(duì)應(yīng)的卡諾圈；3）若存在兩個(gè)卡諾圈相切（即兩個(gè)卡諾圈之間存在不被同一個(gè)卡諾圈包含的相鄰最小項(xiàng)），則該函數(shù)描述的電路可能產(chǎn)生險(xiǎn)象。,例2已知某邏輯電路對(duì)應(yīng)的函數(shù)表達(dá)式為試判斷該電路是否可能產(chǎn)生險(xiǎn)象。,解首先，作出給定函數(shù)的卡諾圖，并畫(huà)出函數(shù)表達(dá)式中各“與”項(xiàng)對(duì)應(yīng)的卡諾圈，如圖所示。,觀察該卡諾圖可發(fā)現(xiàn)，包含最小項(xiàng)m1，m3，m5，m7的卡諾圈和包含最小項(xiàng)m12，m13的卡諾圈之間存在相鄰最小項(xiàng)m5和m13，且m5和m13不被同一卡諾圈所包含，所以這兩個(gè)卡諾圈“相切”。ABCDm5(0101)m13(1101)表明當(dāng)B=D=1，C=0時(shí)電路可能由于A的變化而產(chǎn)生險(xiǎn)象。,說(shuō)明：由于冒險(xiǎn)出現(xiàn)的可能性很多，而且組合電路的冒險(xiǎn)現(xiàn)象只是可能產(chǎn)生，而不是一定產(chǎn)生，更何況非臨界冒險(xiǎn)是允許的。因此，實(shí)用的判別冒險(xiǎn)的方法是測(cè)試?？梢哉J(rèn)為只有實(shí)驗(yàn)的結(jié)果才是最終的結(jié)論。,用增加冗余項(xiàng)的方法（修改邏輯設(shè)計(jì)）消除險(xiǎn)象增加冗余項(xiàng)的方法是，通過(guò)在函數(shù)表達(dá)式中“或”上多余的“與”項(xiàng)或者“與”上多余的“或”項(xiàng)，使原函數(shù)不可能在某種條件下化成X+X或者XX的形式，從而消除可能產(chǎn)生的險(xiǎn)象。具體冗余項(xiàng)的選擇可以采用代數(shù)法或者卡諾圖法。,7.消除冒險(xiǎn)現(xiàn)象的方法,例3用增加冗余項(xiàng)的方法消除下圖所示電路中可能產(chǎn)生的險(xiǎn)象。,演示,解圖中所示所示電路的函數(shù)表達(dá)式為前面分析過(guò)，該電路當(dāng)B=C=1時(shí)，輸入A的變化使電路輸出可能產(chǎn)生“0”型險(xiǎn)象，即在輸出應(yīng)該為1的情況下產(chǎn)生了一個(gè)瞬間的0信號(hào)。解決的辦法是如何保證當(dāng)B=C=1時(shí)，輸出保持為1。顯然，若函數(shù)表達(dá)式中包含有“與”項(xiàng)BC，則可達(dá)到這一目的。由邏輯代數(shù)的定理8可知，若某變量以原變量和反變量的形式出現(xiàn)在“與-或”表達(dá)式的某兩個(gè)“與”項(xiàng)中，則由該兩項(xiàng)的其余因子組成的第三項(xiàng)是冗余項(xiàng)。因此，BC是上述函數(shù)的一個(gè)冗余項(xiàng)，將BC加入函數(shù)表達(dá)式中并不影響原函數(shù)的邏輯功能。加入冗余項(xiàng)BC后的函數(shù)表達(dá)式為增加冗余項(xiàng)后的邏輯電路如圖所示。該電路不再產(chǎn)生險(xiǎn)象。,冗余項(xiàng)的選擇也可以通過(guò)在函數(shù)卡諾圖上增加多余的卡諾圈來(lái)實(shí)現(xiàn)。具體方法:若卡諾圖上某兩個(gè)卡諾圈“相切”，則用一個(gè)多余的卡諾圈將它們之間的相鄰最小項(xiàng)圈起來(lái)，與多余卡諾圈對(duì)應(yīng)的“與”項(xiàng)即為要加入函數(shù)表達(dá)式中的冗余項(xiàng)。,消除競(jìng)爭(zhēng)冒險(xiǎn)的方法,有圈相切，則有競(jìng)爭(zhēng)冒險(xiǎn),增加冗余項(xiàng)，消除競(jìng)爭(zhēng)冒險(xiǎn),消除冒險(xiǎn)現(xiàn)象的方法(續(xù)),增加慣性延時(shí)環(huán)節(jié)（接入濾波電容）消除險(xiǎn)象的另一種方法是在組合電路輸出端連接一個(gè)慣性延時(shí)環(huán)節(jié)。通常采用RC電路作慣性延時(shí)環(huán)節(jié)（在可能產(chǎn)生尖峰干擾脈沖的門(mén)電路輸出端與地之間接入一個(gè)容量為幾十皮法的電容），如圖所示。由電路知識(shí)可知，圖中的RC電路實(shí)際上是一個(gè)低通濾波器。由于競(jìng)爭(zhēng)引起的險(xiǎn)象都是一些頻率較高的尖脈沖信號(hào)，因此，險(xiǎn)象在通過(guò)RC電路后能基本被濾掉，保留下來(lái)的僅僅是一些幅度極小的毛刺，它們不再對(duì)電路的可靠性產(chǎn)生影響。,選通法（避開(kāi)險(xiǎn)象而不是消除險(xiǎn)象）選通法不必增加任何器件，僅僅是利用選通脈沖的作用，從時(shí)間上加以控制，使輸出避開(kāi)險(xiǎn)象脈沖。由于組合電路中的險(xiǎn)象總是發(fā)生在輸入信號(hào)發(fā)生變化的過(guò)程中，且險(xiǎn)象總是以尖脈沖的形式輸出。因此，只要對(duì)輸出波形從時(shí)間上加以選擇和控制，利用選通脈沖選擇輸出波形的穩(wěn)定部分，而有意避開(kāi)可能出現(xiàn)的尖脈沖，便