半導(dǎo)體行業(yè)專業(yè)知識-wafer知識

1、精品文檔 PlE 0 3M 1. 何謂PIE? PIE的主要工作是什幺？ 答：Process IntegrationEngineer（工藝整合工程師）,主要工作是整合各部門的資源,對 工藝持續(xù)進(jìn)行改善，確保產(chǎn)品的良率（yield ）穩(wěn)定良好。 2. 200mm，300mm Wafer 代表何意義？ 答：8吋硅片（wafer）直徑為200mm ,直徑為300mm硅片即12吋. 3. 目前中芯國際現(xiàn)有的三個工廠采用多少mm的硅片（wafer）工藝？未來北京的Fab4（四廠） 采用多少 mm的wafer工藝？ 答：當(dāng)前13廠為200mm（8英寸）的wafer,工藝水平已達(dá)0.13um工藝。未來北京廠

2、工藝 wafer 將使用300mm（12英寸）。 4. 我們?yōu)楹涡枰?00mm? 答：wafer size 變大，單一 wafer上的芯片數(shù)（chip）變多，單位成本降低 200 t300面積增加2.25倍,芯片數(shù)目約增加 2.5倍 5. 所謂的0.13 um的工藝能力（tech no logy）代表的是什幺意義？ 答：是指工廠的工藝能力可以達(dá)到0.13 um的柵極線寬。當(dāng)柵極的線寬做的越小時，整個 器件就可以變的越小，工作速度也越快。 6. 從 0.35um-0.25um-0.18um-0.15um-0.13um 的 technology 改變又代表的是什幺意 義？ 答：柵極線的寬（該尺寸的

3、大小代表半導(dǎo)體工藝水平的高低）做的越小時，工藝的難度便相 對提高。從 0.35um - 0.25um - 0.18um- 0.15um - 0.13um 代表著每一個階段工 藝能力的提升。 7. 一般的硅片（wafer）基材（substrate） 可區(qū)分為N,P兩種類型（type ）,何謂N, P-type wafer? 答：N-type wafer是指摻雜negative 元素（5價電荷元素，例如：P、As）的硅片，P-type 的 wafer是指摻雜positive 元素（3價電荷元素，例如：B、In）的硅片。 8. 工廠中硅片（wafer）的制造過程可分哪幾個工藝過程（module） ？

4、 答：主要有四個部分：DIFF （擴(kuò)散）、TF（薄膜）、PHOTQ光刻）、ETCH（刻蝕）。其中DIFF 又包括FURNACE爐管）、WET濕 刻）、IMP（離子注入）、RTP（快速熱處理）。TF 包括PVD物理氣相淀積）、CVD化學(xué)氣相淀積）、CMP化學(xué)機(jī)械研磨）。硅片的制造就是依 據(jù)客戶的要求，不斷的在不同工藝過程（module）間重復(fù)進(jìn)行的生產(chǎn)過程，最后再利用電性 的測試，確保產(chǎn)品良好。 9. 一般硅片的制造常以幾P幾M及光罩層數(shù)（mask layer）來代表硅片工藝的時間長短，請 問幾P幾M及光罩層數(shù)（mask layer）代表什幺意義？ 答：幾P幾M代表硅片的制造有幾層的Poly（多

5、晶硅）和幾層的metal（金屬導(dǎo)線）.一般 0.15um 的邏輯產(chǎn)品為 1P6M（ 1層的Poly和6層的metal）。而 光罩層數(shù)（mask layer ）代表硅片的制造必需經(jīng)過幾次的PHOTQ光刻）. 10. Wafer下線的第一道步驟是形成start oxide 和zero layer? 其中start oxide 的目 的是為何？一 答：不希望有機(jī)成分的光刻膠直接碰觸Si表面。 在laser刻號過程中，亦可避免被產(chǎn)生的粉塵污染。 11. 為何需要 zero layer? 答：芯片的工藝由許多不同層次堆棧而成的，各層次之間以zero layer當(dāng)做對準(zhǔn)的基準(zhǔn)。 12. Laser mar

6、k 是什幺用途？ Wafer ID 又代表什幺意義 ? 答：Laser mark 是用來刻 wafer ID, Wafer ID就如同硅片的身份證一樣，一個ID代表一 片硅片的身份。 13. 一般硅片的制造(wafer process)過程包含哪些主要部分？ 答：前段(frontend )-元器件(device)的制造過程。 后段(backend)-金屬導(dǎo)線的連接及護(hù)層(passivation ) 14. 前段(frontend )的工藝大致可區(qū)分為那些部份？ 答：STI的形成(定義AA區(qū)域及器件間的隔離) 阱區(qū)離子注入(well implant )用以調(diào)整電性 柵極(poly gate)的形

7、成一 源/漏極(source/drain )的形成 硅化物(salicide)的形成+ 15. STI是什幺的縮寫？為何需要STI? 答：STI: Shallow Trench Isolation(淺溝道隔離)，STI可以當(dāng)做兩個組件(device )間 的阻隔，避免兩個組件間的短路. 16. AA是哪兩個字的縮寫？簡單說明AA的用途？ 答：Active Area,即有源區(qū)，是用來建立晶體管主體的位置所在，在其上形成源、漏和柵 極。兩個AA區(qū)之間便是以STI來做隔離的。 17. 在STI的刻蝕工藝過程中，要注意哪些工藝參數(shù)？ 答：STI etch (刻蝕)的角度； STI etch的深度； S

8、TI etch 后的CD尺寸大小控制。. (CD con trol, CD=critical dime nsion)一 18. 在STI的形成步驟中有一道 liner oxide (線形氧化層)，liner oxide的特性功能為 何？ 答：Liner oxide 為1100C, 120 min高溫爐管形成的氧化層，其功能為： 修補(bǔ)進(jìn)STI etch 造成的基材損傷；9 將STI etch造成的etch 尖角給于圓化(corner rounding)。 19. 一般的阱區(qū)離子注入調(diào)整電性可分為那三道步驟？功能為何？ 答：阱區(qū)離子注入調(diào)整是利用離子注入的方法在硅片上形成所需要的組件電子特性，一般

9、包 含下面幾道步驟： Well Implant:形成 N,P 阱區(qū)； Channel Implant :防止源/漏極間的漏電； Vt Implant :調(diào)整Vt (閾值電壓)。 20. 般的離子注入層次（Impla nt layer）工藝制造可分為那幾道步驟？ 答：一般包含下面幾道步驟： 光刻（Photo）及圖形的形成；8.3一 離子注入調(diào)整； 離子注入完后的 ash （plasma（等離子體）清洗）$ %.- 光刻膠去除（PR strip ） 21. Poly（多晶硅）柵極形成的步驟大致可分為那些？ 答：Gate oxide（柵極氧化層）的沉積； Poly film 的沉積及SiON（在光刻

10、中作為抗反射層的物質(zhì)）的沉積）； Poly 圖形的形成（Photo） ； Poly 及 SiON 的 Etch ； Etch完后的ash（ plasma（等離子體）清洗）及光刻膠去除（PR strip ）； Poly 的 Re-oxidation（二次氧化）。 22. Poly（多晶硅）柵極的刻蝕（etch）要注意哪些地方？ 答：Poly的CD（尺寸大小控制； 避免Gate oxie 被蝕刻掉，造成基材（substrate ）受損. 23. 何謂Gate oxide （柵極氧化層）? 答：用來當(dāng)器件的介電層，利用不同厚度的gate oxide ,可調(diào)節(jié)柵極電壓對不同器件進(jìn)行 開關(guān) 24. 源/

11、漏極（source/drain）的形成步驟可分為那些 ？ 答：LDD的離子注入（Implant ）； Spacer的形成； N+/P+IMP高濃度源/漏極（S/D）注入及快速熱處理（RTA： Rapid ThermalAnneal）。一 25. LDD是什幺的縮寫？用途為何？x 答：LDD: Lightly Doped Drain. LDD是使用較低濃度的源/漏極，以防止組件產(chǎn)生熱載子 效應(yīng)的一項工藝。 26. 何謂Hot carrier effect （熱載流子效應(yīng)）? 答：在線寛小于0.5um以下時，因?yàn)樵?漏極間的高濃度所產(chǎn)生的高電場，導(dǎo)致載流子在移動 時被加速產(chǎn)生熱載子效應(yīng)，此熱載子效

12、應(yīng)會對 gate oxide 造成破壞，造成組件損傷。 27. 何謂Spacer? Spacer蝕刻時要注意哪些地方？ 答：在柵極（Poly）的兩旁用dielectric （介電質(zhì)）形成的側(cè)壁，主要由 Ox/SiN/Ox組成。 蝕刻spacer時要注意其CD大小，profile（ 剖面輪廓），及remain oxide（ 殘留氧化層的厚 度） 28. Spacer的主要功能？ 答:使高濃度的源/漏極與柵極間產(chǎn)生一段LDD區(qū)域； 作為Con tact Etch時柵極的保護(hù)層。 一 29. 為何在離子注入后，需要熱處理（Thermal Anneal）的工藝？ 答：為恢復(fù)經(jīng)離子注入后造成的芯片表面損

13、傷； 使注入離子擴(kuò)散至適當(dāng)?shù)纳疃?；?使注入離子移動到適當(dāng)?shù)木Ц裎恢谩?30. SAB是什幺的縮寫？目的為何？ 答：SAB Salicide block, 用于保護(hù)硅片表面，在 RPO （Resist Protect Oxide）的 保護(hù)下硅片不與其它 Ti, Co形成硅化物（salicide） 31. 簡單說明SAB工藝的流層中要注意哪些 ？ 答：SAB光刻后（photo ），刻蝕后（etch）的圖案（特別是小塊區(qū)域）。要確定有完整的 包覆（block ）住必需被包覆（block ）的地方。 remain oxide （殘留氧化層的厚度）。 32. 何謂硅化物（salicide）? 答：Si

14、與Ti或Co形成TiSix 或CoSix, 一般來說是用來降低接觸電阻值（ Rs, Rc）。 33. 硅化物（salicide）的形成步驟主要可分為哪些? 答：Co（或Ti）+TiN的沉積； 第一次RTA（快速熱處理）來形成 Salicide。 將未反應(yīng)的Co（Ti）以化學(xué)酸去除。 第二次RTA （用來形成Ti的晶相轉(zhuǎn)化，降低其阻值）。 34. MOS器件的主要特性是什幺？ 答：它主要是通過柵極電壓（Vg）來控制源，漏極（S/D）之間電流，實(shí)現(xiàn)其開關(guān)特性。 35. 我們一般用哪些參數(shù)來評價device的特性？ 答：主要有 Idsat、Ioff、Vt、Vbk（breakdown）、Rs、Rc;

15、一般要求 Idsat、Vbk （breakdown） 值盡量大，Ioff 、Rc盡量小，Vt、Rs盡量接近設(shè)計值. 36. 什幺是Idsat?Idsat代表什幺意義？ 答：飽和電流。也就是在柵壓（Vg） 一定時，源/漏（Source/Drain） 之間流動的最大電流.一 37. 在工藝制作過程中哪些工藝可以影響到Idsat? 答：Poly CD（多晶硅尺寸）、Gate oxide Thk（ 柵氧化層厚度）、AA（有源區(qū)）寬度、Vt imp. 條件、LDD imp.條件、N+/P+ imp. 條件。 38. 什幺是Vt? Vt代表什幺意義？ 答：閾值電壓（Threshold Voltage ），

16、就是產(chǎn)生強(qiáng)反轉(zhuǎn)所需的最小電壓。當(dāng)柵極電壓VgVt 時，MOS處于關(guān)的狀態(tài)，而 Vg=Vt時，源/漏之間便產(chǎn)生導(dǎo)電溝道，MOS處于開的狀態(tài)。$ 39. 在工藝制作過程中哪些工藝可以影響到Vt? 答：Poly CD、Gate oxide Thk.（柵氧化層厚度）、AA（有源區(qū)）寬度及Vt imp.條件。 40. 什幺是Ioff? Ioff小有什幺好處 答：關(guān)態(tài)電流，Vg=0時的源、漏級之間的電流，一般要求此電流值越小越好。Ioff越小,表 示柵極的控制能力愈好，可以避免不必要的漏電流（省電）。 41. 什幺是 device breakdown voltage? 答：指崩潰電壓（擊穿電壓），在 Vg

17、=Vs=0時，Vd所能承受的最大電壓，當(dāng)Vd大于此電 壓時，源、漏之間形成導(dǎo)電溝道而不受柵壓的影響。在器件越做越小的情況下，這種情形會 將會越來越嚴(yán)重。 42. 何謂ILD? IMD?其目的為何？ 答：ILD : In ter Layer Dielectric,是用來做 device 與第一層 metal 的隔離 （isolation ），而 IMD： Inter Metal Dielectric ，是用來做 metal 與 metal 的隔離 （isolation ）.要注意ILD及IMD在CMP后的厚度控制。 43. 一般介電層ILD的形成由那些層次組成？ 答：SiON層沉積（用來避免上層

18、 B,P滲入器件）； BPSG （摻有硼、磷的硅玻璃）層沉積； PETEOS（等離子體增強(qiáng)正硅酸乙脂）層沉積； 最后再經(jīng)ILD Oxide CMP（SiO2的化學(xué)機(jī)械研磨）來做平坦化。 44. 一般介電層IMD的形成由那些層次組成？ 答：SRO層沉積（用來避免上層的氟離子往下滲入器件）；7 HDP-FSG （摻有氟離子的硅玻璃）層沉積 ； PE-FSG （等離子體增強(qiáng)，摻有氟離子的硅玻璃）層沉積； 使用FSG的目的是用來降低 dielectric k 值，減低金屬層間的寄生電容。 最后再經(jīng)IMD Oxide CMP（SiO2的化學(xué)機(jī)械研磨）來做平坦化。 45. 簡單說明Contact（CT）的

19、形成步驟有那些？ 答：Con tact是指器件與金屬線連接部分，分布在poly、AA上。 Con tact 的 Photo （光刻）； Con tact 的 Etch 及光刻膠去除（ash & PR strip） ； Glue layer（粘合層）的沉積； CVD W （鎢）的沉積 W-CMP。+_ 46. Glue layer（粘合層）的沉積所處的位置、成分、薄膜沉積方法是什幺？ 答：因?yàn)?W較難附著在 Salicide 上,所以必須先沉積只 Glue layer 再沉積 W Glue layer 是為了增強(qiáng)粘合性而加入的一層。主要在 salicide 與 W（CT）、W（VIA）與metal 之間，其成分為Ti和TiN,分別采用P