畢業(yè)設(shè)計(jì)低頻數(shù)字相位測量儀

1、低頻數(shù)字相位測量儀摘 要設(shè)計(jì)了一個(gè)基于現(xiàn)場可編程門陣列（fpga）和at89s51單片機(jī)相結(jié)合的低頻數(shù)字相位測量儀。本系統(tǒng)可分為三大基本組成部分：數(shù)據(jù)測量電路、數(shù)據(jù)運(yùn)算控制電路和數(shù)據(jù)顯示電路。fpga數(shù)據(jù)測量電路的功能就是實(shí)現(xiàn)將待測正弦信號的周期、相位差轉(zhuǎn)變?yōu)?9位的數(shù)字量。單片機(jī)數(shù)據(jù)運(yùn)算控制電路的功能就是負(fù)責(zé)讀取fpga測量到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測正弦信號的頻率及兩路同頻正弦信號之間的相位差，同時(shí)通過功能鍵切換，顯示出待測信號的頻率和相位差。數(shù)據(jù)顯示電路的設(shè)計(jì)采用靜態(tài)顯示方式，顯示電路由8片1位串入8位并出的74ls164芯片組成。本系統(tǒng)擬用fpga和單片機(jī)相結(jié)合，構(gòu)成整個(gè)系統(tǒng)的測控

2、主體。整個(gè)系統(tǒng)發(fā)揮了fpga和單片機(jī)各自的優(yōu)勢，具有高速而可靠的測控能力，具有比較強(qiáng)的數(shù)據(jù)處理能力，鍵盤輸入及顯示控制比較靈活，系統(tǒng)可擴(kuò)展性比較好，整個(gè)系統(tǒng)性能價(jià)格比比較好。關(guān)鍵詞 fpga，單片機(jī)，頻率，相位差，相位測量儀abstractthe paper has designed a low frequency digital phase measuring instrument based on the system which communicates fpga and the microcontroller (at89s51). this system includes three

3、modules: data measuring electric circuit, data operation control circuit and data display electric circuit. the function of the fpga data measuring electric circuit is transforms the cycle, phase difference of the two input sine signals to be 19 bit of digital data. the function about microcontrolle

4、r data operation control circuit is to read the data which fpga has measured, and according to these data computations the frequency and the phase difference between two group sine signals which have same frequencies, simultaneously through the function key switch, displaying the frequency and phase

5、 difference of the two group sine signals. the data display electric circuits design adopting the static state display mode, the display circuit is composed by 8 pieces of 74ls164 chip (8-bit serial-input/parallel-output shift register).this system plans with fpga and the microcontroller, framing th

6、e phase measuring instruments dominant measurement and control system. the overall system has displayed fpga and the microcontroller respective superiority, has high speed and the reliable measurement and control ability, and has the quite strong capacity of deal with data, the keyboard entry and th

7、e display control also quite flexible. the systems extension is quite good. all the superiorities make the good performance price ratio of this low frequency digital phase measuring instrument. keywords fpga, microcontroller, frequency, phase difference, phase measurement system目 錄摘 要iabstractii1 緒論

8、11.1 課題背景11.1.1 研究意義11.1.2 研究現(xiàn)狀、水平及發(fā)展趨勢11.2 課題核心32 系統(tǒng)設(shè)計(jì)42.1 設(shè)計(jì)要求42.2 總體設(shè)計(jì)思想42.3 總體測量思路53 設(shè)計(jì)方案63.1 測量方案63.1.1頻率測量63.1.2 相位差測量83.2 正弦波信號發(fā)生器設(shè)計(jì)93.3 信號整形電路的設(shè)計(jì)93.3.1 方案論證93.3.2 關(guān)于四電壓比較器lm339113.4 移相網(wǎng)絡(luò)設(shè)計(jì)113.4.1 性能要求113.4.2 方案論證114 fpga數(shù)據(jù)測量電路的設(shè)計(jì)144.1 設(shè)計(jì)原理144.1.1 設(shè)計(jì)思路144.1.2 fpga數(shù)據(jù)測量電路的測量原理144.1.3 精度分析144.2

9、fpga概述154.3 設(shè)計(jì)平臺164.3.1 軟件設(shè)計(jì)平臺164.3.2 硬件設(shè)計(jì)平臺174.4 具體軟件設(shè)計(jì)184.4.1 quartus應(yīng)用184.4.2 軟件設(shè)計(jì)方法194.4.3 模塊功能描述和系統(tǒng)原理圖194.4.4 運(yùn)行監(jiān)測程序204.4.5 程序中端口及引腳定義204.5 具體硬件連接214.5.1 與單片機(jī)的連接214.5.2其它連接225 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的設(shè)計(jì)235.1 設(shè)計(jì)思路235.1.1 硬件電路和原理圖235.1.2 精度分析245.2 at89s51概述245.2.1 at89s51單片機(jī)245.2.2 at89s51特性245.2.3 引腳排列255.2

10、.4 引腳功能265.2.5 低功耗運(yùn)行模式285.3 設(shè)計(jì)平臺295.3.1 軟件設(shè)計(jì)平臺295.3.2 硬件設(shè)計(jì)平臺295.4 軟件設(shè)計(jì)思路295.4.1 主程序設(shè)計(jì)295.4.2 數(shù)據(jù)讀取模塊305.4.3 頻率計(jì)算模塊305.4.4 相位差計(jì)算模塊315.4.5 顯示模塊316 數(shù)據(jù)顯示部分336.1 顯示電路的設(shè)計(jì)336.1.1 設(shè)計(jì)思路336.1.2 led顯示器接口原理336.1.3 顯示電路圖346.2 關(guān)于74ls164346.2.1 74ls164概述346.2.2 連接說明346.2.3 數(shù)碼管的編碼357 系統(tǒng)仿真和硬件驗(yàn)證367.1 系統(tǒng)的仿真367.1.1 系統(tǒng)調(diào)試

11、的方法367.1.2 系統(tǒng)調(diào)試的軟/硬件367.1.3 系統(tǒng)的有關(guān)仿真367.1.4 仿真分析377.2 系統(tǒng)的硬件驗(yàn)證397.2.1 單元電路的調(diào)試397.2.2 系統(tǒng)的聯(lián)合調(diào)試407.2.3 系統(tǒng)的硬件驗(yàn)證407.3 數(shù)據(jù)測試407.3.1 數(shù)據(jù)記錄407.3.2 數(shù)據(jù)分析41結(jié) 論42附錄a：本設(shè)計(jì)fpga的vhdl源代碼45附錄b：單片機(jī)的匯編語言源程序清單51附錄c：適合于quartus的部分器件引腳對照表67附錄d：系統(tǒng)總圖67參考文獻(xiàn)69致 謝701 緒論1.1 課題背景1.1.1 研究意義在電子測量技術(shù)中，頻率測量是最基本的測量之一。頻率是信號的重要參數(shù)之一，如何獲得這一準(zhǔn)確數(shù)

12、據(jù)已經(jīng)在信息領(lǐng)域顯得越來越重要了。相位測量在信號提取、檢測、處理等方面有著重要的應(yīng)用。隨著相位測量技術(shù)廣泛應(yīng)用于國防、科研、生產(chǎn)等各個(gè)領(lǐng)域，對相位測量的要求也逐步向高精度、高智能化方向發(fā)展，在低頻范圍內(nèi)，相位測量在電力、機(jī)械等部門有著尤其重要的意義，對于低頻相位的測量，用傳統(tǒng)的模擬指針式儀表顯然不能夠滿足所需的精度要求，隨著電子技術(shù)以及微機(jī)技術(shù)的發(fā)展，數(shù)字式儀表因其高精度的測量分辨率以及高度的智能化、直觀化的特點(diǎn)得到越來越廣泛的應(yīng)用。相位差是工業(yè)測控領(lǐng)域經(jīng)常需要測量的參數(shù)，如電力系統(tǒng)中功率因數(shù)的測量、鐵路系統(tǒng)中相敏軌道電路相位差的測量以及科氏質(zhì)量流量計(jì)中的相位差測量等等。1而相位差的測量又不同

13、于傳統(tǒng)的電壓、電流信號或物位、溫度量的測量。首先，相位差信號依附于電壓、電流信號中，如何剔除電壓、電流、頻率變化對相位差測量的影響是相位差測量中很重要的一個(gè)方面；其次相位差是一個(gè)比較量，測量兩路信號之間的相位差不僅需要保證兩路信號的頻率相同，而且要排除由于兩路信號的幅值等其它因素不一致而對測量造成的影響。因此，如何準(zhǔn)確可靠地測量相位差是值得研究的課題。1.1.2 研究現(xiàn)狀、水平及發(fā)展趨勢本設(shè)計(jì)采用eda（electronic design automation）技術(shù)，將fpga與單片機(jī)相結(jié)合來實(shí)現(xiàn)的。eda技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在eda工具軟件平臺上，對以硬件描述語言hdl（hardw

14、are description language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。eda工程在我國尚未普及，電子行業(yè)的專業(yè)人員、電子和計(jì)算機(jī)專業(yè)的大學(xué)生以及研究生亟需掌握eda工程的理論、方法和技術(shù)。2測頻常用的測頻法和測周期法在實(shí)際應(yīng)用中具有較大的局限性，并且對被測信號的計(jì)數(shù)存在1個(gè)字的誤差。而在直接測頻方法的基礎(chǔ)上發(fā)展起來的等精度測頻方法消除了計(jì)數(shù)所產(chǎn)生的誤差，實(shí)現(xiàn)了寬頻率范圍內(nèi)的高精度測量，但是它不能消除和降低標(biāo)頻所引入的誤差。采用相檢寬帶測頻技術(shù)，不僅實(shí)現(xiàn)了

15、對被測信號的同步，也實(shí)現(xiàn)了對標(biāo)頻信號的同步，大大消除了一般測頻系統(tǒng)中的1個(gè)字的計(jì)數(shù)誤差，并且結(jié)合了現(xiàn)場可編程門陣列（fpga），具有集成度高、高速和高可靠性的特點(diǎn)，使頻率的測量范圍可達(dá)到1hz2.4ghz，測頻精度在1s閘門下達(dá)到1011數(shù)量級。頻率測量是電子測量中經(jīng)常遇到的問題，如何提高頻率測量的準(zhǔn)確度是關(guān)鍵。通常采用的方法有如下兩種：低頻端測周期高頻端測頻和多周期同步測量頻率。采用低頻端測周期高頻端測頻時(shí)存在中界頻率測量誤差很大即測量死區(qū)問題，也就是說不論低端和高端測量準(zhǔn)確度有多高，中界頻率測量誤差總是最大。因此從理論上講頻率的測量準(zhǔn)確度很難提高到某個(gè)數(shù)量級；多周期同步測頻法則不存在這樣的

16、問題，只要周期數(shù)足夠大，測量的準(zhǔn)確度總可以提高到一定程度。但多周期同步測量實(shí)際上只是對被測信號進(jìn)行同步，對時(shí)鐘信號并未同步，因此它只是一種準(zhǔn)同步。根據(jù)多周期同步測頻原理及測量誤差，目前已提出完全同步頻率測量的新方法，最后使用單片機(jī)實(shí)現(xiàn)這種測量，使測量頻率的準(zhǔn)確度大大提高。完全同步測量就是門控信號與被測信號和標(biāo)準(zhǔn)晶振信號都相關(guān)，測量開始和結(jié)束時(shí)門控信號與被測信號和標(biāo)準(zhǔn)晶振信號都同步，也就是門控時(shí)間既是被測信號周期的整數(shù)倍又是晶振信號周期的整數(shù)倍。這樣在門控時(shí)間內(nèi)被測信號和標(biāo)準(zhǔn)晶振信號都沒有量化誤差，從而實(shí)現(xiàn)兩信號的完全雙同步。利用相位檢測技術(shù)控制同步觸發(fā)即可實(shí)現(xiàn)。當(dāng)兩路信號在某點(diǎn)相位相同，經(jīng)過若

17、干周期后它們在同一相位點(diǎn)相位又相同，那么這段時(shí)間兩路信號一定都經(jīng)過整數(shù)個(gè)周期(但周期數(shù)不一定相同)，用它作為同步門控時(shí)間控制兩個(gè)主門的開啟，兩個(gè)計(jì)數(shù)器都不會產(chǎn)生1誤差，從而實(shí)現(xiàn)真正意義上的同步測量。測相位差兩種常見的基于過零檢測的相位差測量方法1）基于異或門的測量方法：兩路同頻信號經(jīng)過零比較后，得到兩路同周期的方波。該兩方波經(jīng)異或后得到的脈沖寬度與信號周期的比值（占空比）即對應(yīng)為兩信號的相位差。這里的異或門相當(dāng)于鑒相器。對脈寬信號的處理有兩種方法：a.電壓測量法。這種方法需要把脈沖寬度轉(zhuǎn)換成積分電容上的電壓信號，然后再通過a/d轉(zhuǎn)換成數(shù)字量。由于采用電容充放電的測量形式，故不能用于較高分辨率的

18、測量。這種模擬測量法現(xiàn)已被下述數(shù)字法代替。b.數(shù)字計(jì)數(shù)法。通過微處理器或定時(shí)、計(jì)數(shù)器對脈沖寬度計(jì)數(shù)，這種方法比電壓測量法的精度有了一定的提高，但仍存在一些問題，如需要同步地獲取異或后脈沖寬度和信號的周期并測量它們，這對于大多數(shù)微處理器來說是比較困難的。2）直線近似法：此方法用于雙極性信號的測量，故不能用于方波的相位差測量。傳統(tǒng)相位差測量方法的測量誤差主要來自于對模擬信號的處理過程中，如模擬濾波器在濾除干擾的同時(shí)由于元件參數(shù)的離散性，測量元件受環(huán)境的影響以及元件老化帶來的影響都會引入測量誤差；又如信號經(jīng)過比較器時(shí)由于比較器門限電壓的存在而造成測量誤差，這些誤差都很難準(zhǔn)確估量，也很難消除。目前較準(zhǔn)

19、確的測量以基于dsp的相位差的測量為代表，如基于函數(shù)計(jì)算的測量方法，基于傅立葉變換的測量方法等。1.2 課題核心本設(shè)計(jì)采用單片機(jī)和現(xiàn)場可編程門陣列（fpga）作為低頻數(shù)字相位測量儀的核心部分?？紤]到fpga具有集成度高，i/o資源豐富，穩(wěn)定可靠，可現(xiàn)場在線編程等優(yōu)點(diǎn)，而單片機(jī)具有很好的人機(jī)接口和運(yùn)算控制功能，本系統(tǒng)擬用fpga和單片機(jī)相結(jié)合，構(gòu)成整個(gè)系統(tǒng)的測控主體。其中，fpga主要負(fù)責(zé)測量兩個(gè)同頻待測正弦信號的頻率和相位差所對應(yīng)的時(shí)間差，而單片機(jī)則負(fù)責(zé)讀取fpga測量到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測正弦信號的頻率及兩路同頻正弦信號之間的相位差，同時(shí)通過功能鍵切換顯示出待測信號的頻率和相位差。

20、整個(gè)系統(tǒng)發(fā)揮了fpga和單片機(jī)各自的優(yōu)勢，具有高速而可靠的測控能力，具有比較強(qiáng)的數(shù)據(jù)處理能力，鍵盤輸入及顯示控制比較靈活，系統(tǒng)可擴(kuò)展性能比較好，整個(gè)系統(tǒng)性能價(jià)格比比較好。2 系統(tǒng)設(shè)計(jì)2.1 設(shè)計(jì)要求設(shè)計(jì)并制作一個(gè)低頻數(shù)字相位測量儀，其設(shè)計(jì)要求如下：（1） 頻率范圍：20hz20khz。（2） 相位測量儀的輸入阻抗100k。（3） 允許兩路輸入正弦信號峰-峰值可分別在15v范圍內(nèi)變化。（4） 相位測量絕對誤差2。（5） 具有頻率測量及數(shù)字顯示功能。相位差數(shù)字顯示：相位讀數(shù)為0359.9，分辨力為0.1。2.2 總體設(shè)計(jì)思想根據(jù)系統(tǒng)的設(shè)計(jì)要求，本系統(tǒng)可分為三大基本組成部分：數(shù)據(jù)測量電路、數(shù)據(jù)運(yùn)算控

21、制電路和數(shù)據(jù)顯示電路?？紤]到fpga具有集成度高，i/o資源豐富，穩(wěn)定可靠，可現(xiàn)場在線編程等優(yōu)點(diǎn)，而單片機(jī)具有很好的人機(jī)接口和運(yùn)算控制功能，本系統(tǒng)擬用fpga和單片機(jī)相結(jié)合，構(gòu)成整個(gè)系統(tǒng)的測控主體。其中，fpga主要負(fù)責(zé)測量兩個(gè)同頻待測正弦信號的頻率和相位差所對應(yīng)的時(shí)間差，而單片機(jī)則負(fù)責(zé)讀取fpga測量到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測正弦信號的頻率及兩路同頻正弦信號之間的相位差，同時(shí)通過功能鍵切換顯示出待測信號的頻率和相位差。同時(shí)，由于fpga對脈沖信號比較敏感，而被測信號是周期相同、相位不同的兩路正弦波信號，為了準(zhǔn)確地測出兩路正弦波信號的相位差及其頻率，我們需要對輸入波形進(jìn)行整形，使正弦波變

22、成方波信號，并輸入fpga進(jìn)行處理。綜上所述，整個(gè)系統(tǒng)的總體原理框圖如圖2.1所示。整形電路整形電路ainbinfpga或cpld數(shù)據(jù)采集電路單片機(jī)數(shù)據(jù)運(yùn)算控制電路數(shù)據(jù)顯示電路binsains圖2.1 系統(tǒng)原理框圖2.3 總體測量思路測量原理圖如圖2.2所示。clkaa、clkbb為兩路頻率相同、相位不同的正弦波信號整形后得到的方波信號；clkf為fpga數(shù)據(jù)采樣信號（頻率為10mhz）；ena為時(shí)間檢測使能信號，它是在fpga內(nèi)部根據(jù)clkaa、clkbb產(chǎn)生的（例如圖示是根據(jù)clkaa產(chǎn)生的）。圖2.2 測量原理示意圖fpga測量原理：在ena有效期間，當(dāng)任意一路待測信號的下降沿來時(shí)（例如

23、圖中所示為clkaa），fpga開始對clkf周期（tc）進(jìn)行計(jì)數(shù)，計(jì)至另一路信號的下降沿來時(shí)（例如圖中為clkbb），此時(shí)得到一個(gè)19位的計(jì)數(shù)值，該計(jì)數(shù)值我們設(shè)它為n1，即為對兩個(gè)同頻正弦信號的時(shí)間差計(jì)數(shù)得到的計(jì)數(shù)值；ena還在有效期間，fpga繼續(xù)對clkf周期進(jìn)行計(jì)數(shù)，計(jì)至第一路信號（例如圖示中為clkaa）的又一個(gè)下降沿來時(shí)，此時(shí)得到一個(gè)19位的計(jì)數(shù)值，該計(jì)數(shù)值我們設(shè)它為n2，即為對被測正弦信號的周期計(jì)數(shù)得到的計(jì)數(shù)值。單片機(jī)計(jì)算原理：單片機(jī)從fpga讀取信號的周期和a、b信號相位差所對應(yīng)的時(shí)間差，為了達(dá)到系統(tǒng)所要求的精度，在計(jì)算時(shí)為了保證不丟失數(shù)據(jù)，采用擴(kuò)大數(shù)據(jù)倍數(shù)，定點(diǎn)取數(shù)的方法。在

24、計(jì)算頻率和相位差f和相位差時(shí)，f和分別擴(kuò)到了10 000 000倍和10倍，即 式（2.1） 式（2.2）然后定點(diǎn)取數(shù)值，在單片機(jī)完成的計(jì)算中，當(dāng)，時(shí)，數(shù)據(jù)位數(shù)位，因此采用了多字節(jié)乘法，保證了數(shù)據(jù)的計(jì)算準(zhǔn)確。3 設(shè)計(jì)方案3.1 測量方案3.1.1頻率測量方案一：采用測周期法。需要有標(biāo)準(zhǔn)信號的頻率f0，在待測信號的一個(gè)周期tx內(nèi)，記錄標(biāo)準(zhǔn)頻率的周期數(shù)ns，則被測信號的頻率為 式（3.1）如圖3.1所示。這種方法的計(jì)數(shù)值會產(chǎn)生個(gè)脈沖誤差，并且測試精度與計(jì)數(shù)器中記錄的數(shù)值ns有關(guān)。為了保證測試精度，測周期法適合于低頻信號的測量。圖3.1 測周期法測量頻率示意圖方案二：采用測頻法。測頻法就是在確定的閘

25、門時(shí)間tw內(nèi)，記錄被測信號的變化周期數(shù)（或脈沖個(gè)數(shù)）nx（如圖3.2所示），則被測信號的頻率為 式（3.2）這種方法的計(jì)數(shù)值會產(chǎn)生個(gè)脈沖誤差，并且測試精度與計(jì)數(shù)器中記錄的數(shù)值nx有關(guān)。圖3.2 測頻法測量周期頻率示意圖方案三：采用等精度頻率測量法，測量精度保持恒定，不隨所測信號的變化而變化。在快速測量的要求下，要保證較高精度的測頻，必須采用較高的標(biāo)準(zhǔn)頻率信號。單片機(jī)受本身時(shí)鐘頻率和若干指令運(yùn)算的限制，測頻速度較慢，無法滿足高速、高精度的測頻要求；而采用高集成度、高速的現(xiàn)場可編程門陣列fpga為實(shí)現(xiàn)高速，高精度的測頻提供了保證。等精度測頻法：其實(shí)現(xiàn)方式可用圖3.3來說明。圖3.3 等精度測頻法原

26、理框圖圖中，預(yù)置門控信號是寬度為tpr的一個(gè)脈沖，cnt1和cnt2是兩個(gè)可控計(jì)數(shù)器。標(biāo)準(zhǔn)頻率信號從cnt1的時(shí)鐘輸入端clk輸入，其頻率為fs，經(jīng)整形后的被測信號從cnt2的時(shí)鐘輸入端clk輸入，設(shè)其實(shí)際頻率為fx；當(dāng)預(yù)置門控信號為高時(shí)，經(jīng)整形后的被測信號的上升沿通過d觸發(fā)器的q端同時(shí)啟動計(jì)數(shù)器cnt1和cnt2。cnt1和cnt2分別對被測信號（頻率為fs）和標(biāo)準(zhǔn)頻率信號（頻率為fx）同時(shí)計(jì)數(shù)。當(dāng)預(yù)置門信號為低時(shí)，隨后而至的被測信號的上升沿將兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。設(shè)在一次預(yù)置門時(shí)間tpr內(nèi)對被測信號的計(jì)數(shù)值為nx，對標(biāo)準(zhǔn)信號的計(jì)數(shù)值為ns。則下式成立： 式(3.3)由此推得： 式(3.4)若

27、所測頻率值為fx，其真實(shí)值為fxe，標(biāo)準(zhǔn)頻率為fs，一次測量中，由于fx計(jì)數(shù)的起停時(shí)間都是該信號的上跳沿觸發(fā)的，因此在tpr時(shí)間內(nèi)對fx的計(jì)數(shù)nx無誤差，在此時(shí)間內(nèi)的計(jì)數(shù)ns最多相差一個(gè)脈沖，即et1，則下式成立： 式(3.5) 式(3.6)可分別推得 式(3.7) 式(3.8)根據(jù)相對誤差的公式有 式(3.9)經(jīng)整理可得到 式(3.10)因et1，故et/ns1/ns，即 式(3.11) 式(3.12)根據(jù)以上分析，我們可知等精度測頻法具有三個(gè)特點(diǎn)：相對測量誤差與被測頻率的高低無關(guān)；增大tpr或fs可以增大ns，減少測量誤差，提高測量精度；測量精度與預(yù)置門寬度和標(biāo)準(zhǔn)頻率有關(guān)，與被測信號的頻率

28、無關(guān)，在預(yù)置門和常規(guī)測頻閘門時(shí)間相同而被測信號頻率不同的情況下，等精度測量法的測量精度不變。經(jīng)過綜合考慮，結(jié)合設(shè)計(jì)需求，選用第三種方案，即用等精度測頻法來實(shí)現(xiàn)本設(shè)計(jì)頻率測量。3.1.2 相位差測量方案一：將被測的兩路正弦波信號整成方波信號，利用異或門電路進(jìn)行鑒相處理，將得到的脈沖序列經(jīng)過rc平滑濾波取出其直流分量，該直流電平的幅值與兩路信號的相位差成正比，將此信號送入a/d轉(zhuǎn)換器由單片機(jī)進(jìn)行運(yùn)算處理從而計(jì)算出相位差值。方案二：采用脈沖填充計(jì)數(shù)法，將正弦波信號整成方波信號，其前后沿分別對應(yīng)于正弦波的正相過零點(diǎn)與負(fù)相過零點(diǎn)，對兩路方波信號進(jìn)行異或操作之后輸出脈沖序列的脈寬可以反映兩列信號的相位差，

29、以輸入信號所整成的方波信號作為基頻，經(jīng)鎖相環(huán)倍頻得到的高頻脈沖作為閘門電路的計(jì)數(shù)脈沖，由單片機(jī)對獲取的計(jì)數(shù)值進(jìn)行處理得到兩路信號的相位差。方案三：將兩路被測正弦波信號整成方波信號，在一路信號的上升沿來時(shí)鑒相部分同方案二，將兩路方波信號異或后與晶振的基準(zhǔn)頻率進(jìn)行與操作，得到一系列的高頻窄脈沖序列。通過兩片計(jì)數(shù)器同時(shí)對該脈沖序列進(jìn)行計(jì)數(shù)，一路方波信號送入單片機(jī)外部中斷口，作為控制信號控制兩片計(jì)數(shù)器。得到的兩路計(jì)數(shù)值送入單片機(jī)進(jìn)行處理得到相位差值。對以上三種方案進(jìn)行比較，方案一在低頻段時(shí)，rc濾波電路的輸出波動很大，難以達(dá)到要求的相位精度，而方案二在所測頻率較高時(shí)，受鎖相環(huán)工作頻率等參數(shù)的影響會造成

30、相位差測量的誤差，極大地影響測量的精度，采用方案三由高精度的晶振產(chǎn)生穩(wěn)定的基準(zhǔn)頻率，可以滿足系統(tǒng)高精度、高穩(wěn)定度的要求。3.2 正弦波信號發(fā)生器設(shè)計(jì)方案一：采用模擬分立元件或單片機(jī)控制函數(shù)發(fā)生器完成設(shè)計(jì)。通過調(diào)整外部元件可以改變輸出頻率，產(chǎn)生正弦波。但是采用模擬器件分散性大，產(chǎn)生的頻率穩(wěn)定性較差、精度低、抗干擾能力差、成本也比較高。方案二：采用直接數(shù)字頻率合成，用單片機(jī)作為核心控制部件，能達(dá)到較高的要求，實(shí)現(xiàn)各種波形輸出，但受限于運(yùn)算位數(shù)及運(yùn)算速度，產(chǎn)生的波形往往需通過濾波器才能達(dá)到滿意效果，并且頻率可調(diào)范圍小，很難得到較高頻率。方案三：采用直接數(shù)字頻率合成，用fpga器件作為核心控制部件，精

31、度高穩(wěn)定性好，得到波形平滑，特別是由于fpga的高速度，能實(shí)現(xiàn)較高頻率的波形，且控制上更方便，可得到較寬頻率范圍的波形輸出，步進(jìn)小。第三種方案具有更大的優(yōu)越性、靈活性，所以采用第三種方案進(jìn)行設(shè)計(jì)。3.3 信號整形電路的設(shè)計(jì)3.3.1 方案論證方案一：最簡單的信號整形電路就是用一塊集成的施密特觸發(fā)器，例如mc1422、cc/cd40106、ha4900等，如圖3.3所示為40106的內(nèi)部結(jié)構(gòu)及引腳圖。圖3.3 cd40106的內(nèi)部及引腳圖方案二：采用一個(gè)單門限電壓比較器（如圖3.4所示），當(dāng)輸入信號沒通過一次零時(shí)觸發(fā)器的輸出就要產(chǎn)生一次突然的變化。當(dāng)輸入正弦波時(shí)，每過一次零，比較器的輸出端將產(chǎn)生

32、一次電壓跳變，它的正負(fù)向幅度均受到供電電源的限制，因此輸出電壓波形是具有正負(fù)極性的方波，這樣就完成了電壓波形的整形工作。但該信號整形電路抗干擾能力差：由于干擾信號的存在，將導(dǎo)致信號在過零點(diǎn)時(shí)會產(chǎn)生多次觸發(fā)的現(xiàn)象，從而影響本系統(tǒng)中fpga計(jì)數(shù)，使單片機(jī)無法計(jì)算出正確數(shù)值。圖3.3 采用單門限觸發(fā)器的整形電路 方案三：為了避免過零點(diǎn)多次觸發(fā)的現(xiàn)象，我們使用施密特觸發(fā)器組成的整形電路。施密特觸發(fā)器在單門限電壓比較器的基礎(chǔ)上引入了正反饋網(wǎng)絡(luò)。由于正反饋的作用，它的門限電壓隨著輸出電壓uo的變化而改變，因此提高了抗干擾能力。權(quán)衡以上三種方案，本設(shè)計(jì)選用第三種方案。本系統(tǒng)中我們使用兩個(gè)施密特觸發(fā)器對兩路信

33、號進(jìn)行整形，電路如圖3.4所示。圖中比較器lm339連接成施密特觸發(fā)器的門限電平相等（通過調(diào)節(jié)電位器r8使得兩個(gè)施密特觸發(fā)器的門限電平相等）。圖3.4 采用施密特觸發(fā)器的整形電路3.3.2 關(guān)于四電壓比較器lm339lm339集成塊內(nèi)部裝有四個(gè)獨(dú)立的電壓比較器，該電壓比較器的特點(diǎn)是：1)失調(diào)電壓小，典型值為2mv；2)電源電壓范圍寬，單電源為(236)v，雙電源電壓為(118)v；3)對比較信號源的內(nèi)阻限制較寬；4)共模范圍很大，為0(ucc-1.5)v；5)差動輸入電壓范圍較大，大到可以等于電源電壓；6)輸出端電位可靈活方便地選用。集成電壓比較器是一種專用的運(yùn)算放大器，用于模擬信號的比較。此

34、時(shí)，運(yùn)算放大器在開環(huán)狀態(tài)下工作，由于開環(huán)放大倍數(shù)很大，所以比較器的輸出往往不是高電平就是低電平，常用比較器都是開路輸出，故要在輸出端和電源間接一個(gè)10k左右的電阻器。lm339集成塊采用c-14型封裝,圖3.5為外型及管腳排列圖。圖3.5 lm339的引腳排列圖3.4 移相網(wǎng)絡(luò)設(shè)計(jì)3.4.1 性能要求(一) 輸入信號頻率：100 hz、1 khz、10 khz；(二) 連續(xù)相移范圍：-45+45；(三) a、b輸出的正弦信號峰-峰值可分別在0.3v5 v范圍內(nèi)變化。3.4.2 方案論證方案一：直接對模擬信號移相，如阻容移相，變壓器移相等。采用這種方式設(shè)計(jì)的移相器有許多不足之處，如：輸出波形受輸

35、入波形的影響，移相操作不方便，移相角度隨所接負(fù)載和時(shí)間等因素的影響而產(chǎn)生漂移等。采用rc電路的原理可知，阻容移相網(wǎng)絡(luò)在不同頻率的正弦波電壓通過rc電路時(shí)，輸出端的電壓幅度和相位與輸入不同。兩種簡單的移相電路如圖3.6所示。圖3.6 阻容移相網(wǎng)絡(luò)在圖3.6中，圖(a)的模和相角分別為： 式(3.13) 式(3.14)圖（b）的模和相角分別為： 式(3.15) 式(3.16)顯然，兩種移相網(wǎng)絡(luò)都是隨著頻率的改變，單字節(jié)rc電路中所產(chǎn)生的移相在090之間變化。為滿足基本部分連續(xù)移相范圍：-45+45的要求，需采用一個(gè)相位超前的移相網(wǎng)絡(luò)和一個(gè)相位滯后的移相網(wǎng)絡(luò)。有源移相原理圖如圖3.7所示。圖3.7

36、移相網(wǎng)絡(luò)通過調(diào)整電路的電阻、電容等參數(shù)，電路可以實(shí)現(xiàn)對特定頻率信號的移相，但在被移相信號頻率發(fā)生變化時(shí)，模擬移相電路的相應(yīng)參數(shù)勢必要隨之調(diào)整。如圖3.8所示為移相電路矢量圖，由其矢量圖可知，當(dāng)電阻、電容的等效阻抗相等時(shí)，移相范圍可以滿足90要求，即，。當(dāng)頻率f變化時(shí)，經(jīng)理論計(jì)算結(jié)合pspice仿真，得到r、c的具體參數(shù)如下：f=100hz,r=160k、c=10nf；f=1khz,r=16k、c=10nf；f=10khz,r=1.6k、c=10nf；通過改變r(jià)3、r4的阻值來改變輸出信號的幅值。圖3.8 移相電路矢量圖對于題目要求給出的100hz、1khz、10khz的三個(gè)頻率，還可以用fpg

37、a通過四選一模擬開關(guān)cd4025 來選擇對應(yīng)的三路模擬移相電路，可以滿足基本要求。但要在各個(gè)頻率范圍內(nèi)實(shí)現(xiàn)高精度的移相，硬件電路將會很復(fù)雜。方案二：采用模擬鎖相環(huán)（pll）的方式，將360hz方波信號通過鎖相環(huán)電路倍頻到360*（20hz20khz）的頻率上，然后通過地址計(jì)數(shù)器尋址360個(gè)點(diǎn)的正弦表，得到20hz20khz的正弦信號。由于該方法使采用模擬方式對基頻信號倍頻產(chǎn)生地址信號，其頻率穩(wěn)定度差，且頻率值不夠精確。方案三：采用直接數(shù)字頻率合成方式。直接數(shù)字頻率合成的輸出頻率為： 式(3.17)其中f為外部時(shí)鐘信號，n為相位累加值，n為累加器位數(shù)。按照公式，若要使步進(jìn)值為整數(shù)，則f應(yīng)為2n的

38、整數(shù)倍。這種晶振比較難找。由于正弦表360個(gè)點(diǎn)，采用18.432mhz的時(shí)鐘信號正好為360hz的整數(shù)，為了使步進(jìn)值為整數(shù)，可改變的相位累加器的滿計(jì)數(shù)值。取累加計(jì)數(shù)器計(jì)滿值25600，每計(jì)滿25600輸出一個(gè)脈沖，則脈沖的頻率 式(3.18)頻率步進(jìn)值為720hz時(shí)，若尋址360個(gè)點(diǎn)的正弦波形表，則輸出正弦波的步進(jìn)值為2hz。n的最大值為12800，輸出頻率最大值為128002hz=25.6khz，預(yù)置地址計(jì)數(shù)器的數(shù)據(jù)可改變兩路正弦信號的相位差。該方案中大部分采用fpga實(shí)現(xiàn)，具有設(shè)計(jì)靈活、外圍電路簡單的優(yōu)點(diǎn)。綜合以上三種方案，本設(shè)計(jì)采用方案三。4 fpga數(shù)據(jù)測量電路的設(shè)計(jì)4.1 設(shè)計(jì)原理4

39、.1.1 設(shè)計(jì)思路fpga數(shù)據(jù)測量電路的功能就是實(shí)現(xiàn)將待測正弦信號的周期、相位差轉(zhuǎn)變?yōu)?9位的數(shù)字量。fpga數(shù)據(jù)測量的硬件電路我們可采用fpga下載板來實(shí)現(xiàn)，該下載板包含fpga芯片、下載電路和配置存儲器。本電路主要是進(jìn)行fpga的硬件描述語言（hdl）程序設(shè)計(jì)。根據(jù)系統(tǒng)的總體設(shè)計(jì)方案，fpga數(shù)據(jù)測量電路的輸入信號有：clk系統(tǒng)工作用時(shí)鐘信號輸入端；clkaa，clkbb兩路被測信號輸入端；en單片機(jī)發(fā)出的傳送數(shù)據(jù)使能信號，在en的上升沿，fpga向單片機(jī)傳送數(shù)據(jù)；rsel單片機(jī)發(fā)出的傳送數(shù)據(jù)類型信號，當(dāng)rsel=0時(shí)，fpga向單片機(jī)傳送被測信號的頻率數(shù)據(jù)；當(dāng)rsel=1時(shí)，fpga向單

40、片機(jī)傳送被測信號相位差數(shù)據(jù)。fpga數(shù)據(jù)采集電路的輸出信號有：data18.0fpga到單片機(jī)的數(shù)據(jù)輸出口,由輸出控制信號en和rsel控制。其應(yīng)實(shí)現(xiàn)的功能就是負(fù)責(zé)對被測信號頻率數(shù)據(jù)和相位差數(shù)據(jù)的實(shí)時(shí)測量。4.1.2 fpga數(shù)據(jù)測量電路的測量原理fpga數(shù)據(jù)測量電路測量正弦波信號頻率的原理是：在正弦波信號整形后得到的方波信號的一個(gè)周期內(nèi)對周期為tc秒的數(shù)據(jù)采樣信號進(jìn)行計(jì)數(shù)，其計(jì)數(shù)結(jié)果乘以1/tc，就是被測正弦波信號的頻率，單位為hz。測量正弦波信號周期的原理是：在正弦波信號整形后得到方波信號的一個(gè)周期內(nèi)對周期為tc秒的數(shù)據(jù)采樣信號進(jìn)行計(jì)數(shù)，其計(jì)數(shù)結(jié)果乘以tc秒，就是被測正弦信號的周期，單位為

41、秒。測量兩個(gè)同頻正弦波信號的相位差，關(guān)鍵是要測出兩個(gè)同頻正弦波信號起點(diǎn)之間的時(shí)間差t，若t測出，則根據(jù)=t360/t即可求出相位差，因此其測量原理與測量正弦波信號周期的原理相似。4.1.3 精度分析本數(shù)字式相位測量儀的要求是測試并顯示輸入信號頻率范圍在20hz20khz，測試并顯示信號a、b的相位差，相位差的變化范圍為=0359.9，相位差的顯示分辨力為0.1，要求測量相位的絕對誤差2。由此可知： 由以上分析可知，要保證系統(tǒng)要求的精度，必須采用低于1/0.27s=3.7mhz的采集速度對信號周期進(jìn)行計(jì)數(shù)，為進(jìn)一步提高測量精度，同時(shí)便于計(jì)算，我們采用了10mhz方波信號作為fpga數(shù)據(jù)采樣信號，

42、fpga在10mhz時(shí)鐘信號作用下對待測信號周期計(jì)數(shù)，并對兩個(gè)同頻正弦信號的相位差所對應(yīng)的時(shí)間差進(jìn)行計(jì)數(shù)，分別得到19位數(shù)字量的物理單位是0.1s。本設(shè)計(jì)采用20mhz的高頻晶體振蕩源，由fpga內(nèi)部的分頻模塊對20mhz信號進(jìn)行二分頻，得到10 mhz的數(shù)據(jù)采樣信號，其采樣周期為0.1s。為了實(shí)現(xiàn)中低頻測量精度的要求，我們可采用10mhz的信號來循環(huán)計(jì)數(shù)被測信號的周期和兩個(gè)同頻正弦波信號的相位差所對應(yīng)的時(shí)間差值，時(shí)間單位為0.1s。也就是說，計(jì)數(shù)周期和相位差所對應(yīng)的時(shí)間差值的精度是0.1s。利用被測信號來刷新采樣計(jì)數(shù)，在20hz時(shí)，刷新頻率可以精確到10hz，20khz時(shí)達(dá)到10khz，可以

43、實(shí)現(xiàn)高頻多測量，低頻少測量的效果，時(shí)間計(jì)數(shù)精確可靠，為后面單片機(jī)的數(shù)據(jù)處理提供了穩(wěn)定、可靠的數(shù)據(jù)源。4.2 fpga概述fpga采用了cmos_sram工藝，其內(nèi)部結(jié)構(gòu)是由多個(gè)獨(dú)立的可編程邏輯模塊（clb）組成，邏輯模塊之間可以通過連線靈活地互連。fpga需要從外部加載配置數(shù)據(jù)，配置數(shù)據(jù)一般存儲在片外存儲器或是計(jì)算機(jī)上。設(shè)計(jì)者可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，故稱為現(xiàn)場可編程門陣列。fpga由許多小的邏輯功能塊clb組成，clb包括一個(gè)可編程查找表和寄存器。fpga具有規(guī)模大，狀態(tài)寄存器多、編程靈活的優(yōu)點(diǎn)，適合于多狀態(tài)邏輯，被廣泛應(yīng)用于各類數(shù)字邏輯及數(shù)字通信系統(tǒng)電路中。fpga芯片以

44、操作靈活著稱，可以重復(fù)擦寫無限次，而微處理器均采用固定電路，只能進(jìn)行一次設(shè)計(jì)。設(shè)計(jì)人員可通過改變fpga中晶體管的開關(guān)狀態(tài)對電路進(jìn)行重寫，即重配置。從而，盡管fpga芯片的時(shí)鐘頻率要低于奔騰處理器，但是由于fpga芯片可并行處理各種不同的運(yùn)算，所以可完成許多復(fù)雜的任務(wù)。隨著大規(guī)模集成電路技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國防、工業(yè)自動化、計(jì)算機(jī)應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)工作中，現(xiàn)場可編程(fpga)技術(shù)含量正以驚人的速度上升。電子類的新技術(shù)項(xiàng)目的開發(fā)也更多地依賴于fpga技術(shù)的應(yīng)用，特別是隨著vhdl等硬件描述語言綜合工具功能和性能的提高，計(jì)算機(jī)中許多重要的元件，包括cpu都用硬

45、件描述語言來設(shè)計(jì)和表達(dá)，許多cpu（如8051單片機(jī)、8086等），硬核嵌入式系統(tǒng)（如arm、excalibur系列fpga）、軟核嵌入式系統(tǒng)（如nios），微機(jī)cpu，乃至整個(gè)計(jì)算機(jī)系統(tǒng)都用fpga來實(shí)現(xiàn)，即所謂的單片系統(tǒng)：soc和sopc（system on a chip、system on a programmable chip ）。計(jì)算機(jī)和cpu的設(shè)計(jì)技術(shù)及其實(shí)現(xiàn)方法進(jìn)入了一個(gè)全新的時(shí)代！4.3 設(shè)計(jì)平臺本測頻系統(tǒng)中fpga芯片是采用altera公司cyclone系列的ep1c3t144，該器件采用tpfq封裝，擁有100個(gè)i/o口和2910個(gè)邏輯單元。本系統(tǒng)采用vhdl和blockd

46、iagram/schematic相結(jié)合的方法來對各功能模塊進(jìn)行邏輯描述，然后通過eda開發(fā)平臺，對設(shè)計(jì)文件自動地完成邏輯編譯、邏輯化簡、綜合及優(yōu)化、邏輯布局布線、邏輯仿真，最后對fpga芯片進(jìn)行編程，實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)要求。fpga配置采用了專用配置芯片epcs1，用byteblaster ii對其進(jìn)行下載編程。4.3.1 軟件設(shè)計(jì)平臺本系統(tǒng)fpga開發(fā)軟件采用altera公司開發(fā)的quartus ii 軟件。界面如圖4.1所示。圖4.1 quartus 操作界面4.3.2 硬件設(shè)計(jì)平臺gw48-pk2（gw系列sopc/eda試驗(yàn)開發(fā)系統(tǒng))altera公司cyclone系列的ep1c3t144c

47、8芯片gw系列sopc/eda試驗(yàn)開發(fā)系統(tǒng)的實(shí)驗(yàn)電路結(jié)構(gòu)是可控的。即可通過控制接口鍵，使之改變連接方式以適應(yīng)不同的實(shí)驗(yàn)需要。從物理結(jié)構(gòu)上看，實(shí)驗(yàn)板的電路結(jié)構(gòu)是固定的，但其內(nèi)部的信息流在主控器的控制下，電路結(jié)構(gòu)將發(fā)生變化重配置。這種“多任務(wù)重配置”設(shè)計(jì)方案的目的有3個(gè)：（1）適應(yīng)更多的實(shí)驗(yàn)與開發(fā)項(xiàng)目；（2）適應(yīng)更多的pld公司的器件；（3）適應(yīng)更多的不同封裝的fpga和cpld器件。由于該系統(tǒng)具有以上優(yōu)越性，故為本課題設(shè)計(jì)帶來諸多方便。現(xiàn)就本課題涉及的主要部件做相關(guān)說明。1）“模式選擇鍵”：按動該按鍵能使實(shí)驗(yàn)板產(chǎn)生12種不同的實(shí)驗(yàn)電路結(jié)構(gòu)。2）byteblaster編程配置口：該口主要用于對cy

48、clone系列as模式專用配置器件epcs4和epcs1等編程。3）混合工作電壓源：系統(tǒng)不必通過切換即可為cpld/fpga目標(biāo)器件提供5v、3.3v、2.5v、1.8v和1.5v工作電源。4）jp5編程模式選擇跳線：如果要對cyclone的配置芯片進(jìn)行編程，應(yīng)該將跳線接于“bybt”端，在將標(biāo)有“byteblaster”編程配置口同適配板上epcs4/1的as模式下載口用10芯線連接起來，通過quartus進(jìn)行編程。當(dāng)短路“others”端時(shí)，可對其它所有器件編程。5）數(shù)碼管18/發(fā)光管d1d16：受“多任務(wù)重配置”電路控制。6）“時(shí)鐘頻率選擇”：通過短路帽的不同接插方式，使目標(biāo)芯片獲得不同

49、的時(shí)鐘頻率信號。7）單片機(jī)接口器件:它與目標(biāo)板的連接方式也已標(biāo)于主系統(tǒng)板上。若開關(guān)向“to-fpga”撥，將rs232通信接口直接與fpga相連；若開關(guān)向“to-mcu”撥，則與89s51單片機(jī)的p30和p31端口相接。于是通過此開關(guān)可以進(jìn)行不同的通信實(shí)驗(yàn)。平時(shí)此開關(guān)應(yīng)該向“to-mcu”撥，這樣可不影響fpga的工作。8）系統(tǒng)復(fù)位鍵：此鍵是系統(tǒng)板上負(fù)責(zé)監(jiān)控的微處理器的復(fù)位控制鍵，同時(shí)也與接口單片機(jī)和lcd控制單片機(jī)的復(fù)位端相連。因此兼作單片機(jī)的復(fù)位鍵。以上只粗略介紹了一些主要的功能，以用于說明在設(shè)計(jì)中的應(yīng)用。其余功能不再贅述。ep1c3t144c8的相關(guān)性能及說明1）封裝形式：tqfp2）引

50、腳個(gè)數(shù)：1443）speed grade：84）les：29105）memory bits：599046）pll：14.4 具體軟件設(shè)計(jì)4.4.1 quartus應(yīng)用quartus是著名的cpld制造商之一的altera公司新近開發(fā)的eda工具，是一個(gè)集成的設(shè)計(jì)環(huán)境。該軟件可以實(shí)現(xiàn)設(shè)計(jì)輸入、邏輯綜合、功能仿真、時(shí)序分析、器件編程。這實(shí)現(xiàn)了可編程項(xiàng)目設(shè)計(jì)開發(fā)的全部過程。quartus也支持許多第三方的設(shè)計(jì)工具。quartus支持多種設(shè)計(jì)輸入方法：1) 原理圖式圖形設(shè)計(jì)輸入；2) 文本編輯，支持ahdl、vhdl、verilog多種硬件描述語言；3) 內(nèi)存編輯，支持hex、mif文件格式。項(xiàng)目設(shè)立

51、的方法：接到一個(gè)新的設(shè)計(jì)項(xiàng)目，著手進(jìn)行項(xiàng)目設(shè)計(jì)，新項(xiàng)目的設(shè)立有7個(gè)步驟。1) 打開新建項(xiàng)目指南（file/new project wizard）；2) 選擇工作目錄；3) 項(xiàng)目名稱可以是任何名字，一般使用和頂層設(shè)計(jì)名相同的名字；4) 頂層設(shè)計(jì)，名稱必須和頂層文件名稱相同；5) 加入設(shè)計(jì)文件：并不是該目錄下的所有文件都要被加入，假如頂層設(shè)計(jì)和頂層文件的名字不一樣的，一定要加入頂層文件的名字；_graphic（.bdf，.gdf)_ahdl_vhdl_verilog_edif6) 加入用戶自己定義的庫函數(shù)的路徑和文件名；7) 檢查結(jié)果然后按結(jié)束。設(shè)計(jì)項(xiàng)目的下載編程操作：1) 打開下載窗口（proc

52、essing/open programmer）；2) 下載設(shè)置，設(shè)置下載電纜（hardware setup），設(shè)置jtag鍵（新建一個(gè)jtag鍵，然后設(shè)置jtag模式，再加入文件）3) 開始下載，被編程器件與下載電纜連接正確，加上合適的電壓（2.5v或3v），即可對器件編程。4.4.2 軟件設(shè)計(jì)方法本程序的設(shè)計(jì)方法采用的是多個(gè)模塊（blocks）描述復(fù)雜結(jié)構(gòu)體的方法。在該結(jié)構(gòu)下，在描述復(fù)雜功能塊時(shí)又采用多進(jìn)程（process）的子結(jié)構(gòu)方式，這樣的結(jié)構(gòu)使整個(gè)程序思路顯得更清晰。具體源代碼見附件a第一部份。4.4.3 模塊功能描述和系統(tǒng)原理圖根據(jù)以上設(shè)計(jì)思想，fpga數(shù)據(jù)測量電路可設(shè)計(jì)成五個(gè)模塊，

53、它們分別是：時(shí)鐘信號分頻模塊fpq，測量控制信號發(fā)生模塊kzxh，被測信號有關(guān)時(shí)間檢測模塊sjjc，數(shù)據(jù)鎖存模塊sjsc和輸出選擇模塊scxz。其中時(shí)鐘信號分頻模塊fpq的作用是：將輸入的20mhz的信號分頻成10mhz的測控基準(zhǔn)時(shí)鐘信號clkf。測量控制信號發(fā)生模塊kzxh的作用是：根據(jù)兩路被測信號整形后的方波信號clkaa和clkbb，產(chǎn)生有關(guān)測控信號，包括時(shí)間檢測使能信號ena，時(shí)間檢測清零信號clra，鎖存頻率數(shù)據(jù)控制信號loada，鎖存兩被測信號相位差數(shù)據(jù)控制信號clb。被測信號頻率和相位差數(shù)據(jù)檢測模塊sjjc的作用是：在控制信號ena和clra的控制下，對測控基準(zhǔn)時(shí)鐘信號clkf進(jìn)

54、行計(jì)數(shù)和清零，以便獲取有關(guān)頻率和相位差數(shù)據(jù)。數(shù)據(jù)鎖存模塊sjsc的作用是：在loada的上升沿將頻率數(shù)據(jù)鎖存在dataa中，在clb的下降沿時(shí)將相位差數(shù)據(jù)鎖存在datab中，輸出選擇模塊scxz的作用是：根據(jù)單片機(jī)發(fā)出的控制信號數(shù)據(jù)傳送使能信號en和輸出數(shù)據(jù)類型選擇信號rsel，將被測信號頻率數(shù)據(jù)或相位差數(shù)據(jù)輸出。本設(shè)計(jì)fpga數(shù)據(jù)測量電路的系統(tǒng)組成原理圖如圖4.2所示。圖4.2 fpga數(shù)據(jù)測量電路系統(tǒng)組成原理圖4.4.4 運(yùn)行監(jiān)測程序該程序用于監(jiān)測程序是否在運(yùn)行。其設(shè)計(jì)原理為：輸入選擇4hz的時(shí)鐘，對該時(shí)鐘信號進(jìn)行四分頻，即一個(gè)秒發(fā)生器。輸出兩路相同的控制信號（sec1、sec2），一路輸出去喇叭，即能聽見節(jié)奏為一秒一次的“嘀嗒”聲；一路輸出去指示燈，即能看見指示燈以1hz的頻率閃爍。具體設(shè)計(jì)見附錄a第二部分。4.4.5 程序中端口及引腳定義程序中端口及引腳定義如圖4.3所示。圖4.3 端口及引腳定