第17講加法器與數(shù)值比較器

1、1 1第第3章章 組合邏輯電路組合邏輯電路第17講 加法器和數(shù)值比較器2 2第第3章章 組合邏輯電路組合邏輯電路3.5 典型中規(guī)模組合邏輯集成電路3.5.1 加法器數(shù)字電子計(jì)算機(jī)能進(jìn)行各種信息處理，其中最常用的還是各種算術(shù)運(yùn)算。算術(shù)運(yùn)算中的加、減、乘、除四則運(yùn)算，在數(shù)字電路中往往是將其轉(zhuǎn)化為加法運(yùn)算來(lái)實(shí)現(xiàn)的，所以加法運(yùn)算是運(yùn)算電路的核心。計(jì)算機(jī)的運(yùn)算速度通常也是以每秒鐘完成加法運(yùn)算的次數(shù)來(lái)衡量的。能實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的邏輯電路稱為加法器。 3 3第第3章章 組合邏輯電路組合邏輯電路加法器加法器半加器：半加器：只考慮本位兩個(gè)二進(jìn)制數(shù)相加，而不考慮來(lái)自低只考慮本位兩個(gè)二進(jìn)制數(shù)相加，而不考慮來(lái)自低

2、位進(jìn)位數(shù)相加的運(yùn)算電路。位進(jìn)位數(shù)相加的運(yùn)算電路。 全加器：全加器：除考慮本位兩個(gè)二進(jìn)制數(shù)相加外，還考慮來(lái)自低除考慮本位兩個(gè)二進(jìn)制數(shù)相加外，還考慮來(lái)自低 位進(jìn)位數(shù)相加的運(yùn)算電路。位進(jìn)位數(shù)相加的運(yùn)算電路。 串行進(jìn)位：串行進(jìn)位：電路進(jìn)行二進(jìn)制加法運(yùn)算時(shí)，各全加器由低位電路進(jìn)行二進(jìn)制加法運(yùn)算時(shí)，各全加器由低位 到高位逐位傳遞進(jìn)位信號(hào)。到高位逐位傳遞進(jìn)位信號(hào)。 超前進(jìn)位：超前進(jìn)位：電路進(jìn)行二進(jìn)制加法運(yùn)算時(shí)，通過(guò)快速進(jìn)位電電路進(jìn)行二進(jìn)制加法運(yùn)算時(shí)，通過(guò)快速進(jìn)位電 路幾乎同時(shí)產(chǎn)生進(jìn)位信號(hào)。路幾乎同時(shí)產(chǎn)生進(jìn)位信號(hào)。 4 4第第3章章 組合邏輯電路組合邏輯電路1. 半加器和全加器1) 半加器能實(shí)現(xiàn)兩個(gè)1位的二進(jìn)

3、制數(shù)相加，而不考慮低位進(jìn)位的運(yùn)算電路稱為半加器。設(shè)Ai、Bi分別表示第i位的被加數(shù)和加數(shù)輸入，Si表示本位和的輸出，Ci表示向高位的進(jìn)位輸出，可以列出半加器的真值表，如表3.5所示。5 5第第3章章 組合邏輯電路組合邏輯電路6 6第第3章章 組合邏輯電路組合邏輯電路由表3.5可得半加器的邏輯表達(dá)式為根據(jù)上述邏輯表達(dá)式可畫出半加器的邏輯圖及邏輯符號(hào)，如圖3.10所示。7 7第第3章章 組合邏輯電路組合邏輯電路圖3.10 半加器的邏輯圖與邏輯符號(hào)8 8第第3章章 組合邏輯電路組合邏輯電路2) 全加器對(duì)兩個(gè)1位的二進(jìn)制數(shù)進(jìn)行相加并考慮低位的進(jìn)位，即相當(dāng)于三個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路

4、稱為全加器。設(shè)Ai、Bi分別表示第i位的加數(shù)輸入，Ci-1表示來(lái)自相鄰低位的進(jìn)位輸入，Si表示本位和的輸出，Ci表示向高位的進(jìn)位輸出，可以列出全加器的真值表，如表3.6所示。9 9第第3章章 組合邏輯電路組合邏輯電路10 10第第3章章 組合邏輯電路組合邏輯電路11 11第第3章章 組合邏輯電路組合邏輯電路圖3.11 全加器的邏輯圖與邏輯符號(hào) 12 12第第3章章 組合邏輯電路組合邏輯電路多位數(shù)加法器實(shí)現(xiàn)多位加法運(yùn)算的電路實(shí)現(xiàn)多位加法運(yùn)算的電路其低位進(jìn)位輸出端依次連至相鄰其低位進(jìn)位輸出端依次連至相鄰高位的進(jìn)位輸入端，最低位進(jìn)位輸入高位的進(jìn)位輸入端，最低位進(jìn)位輸入端接地。因此，高位數(shù)的相加必須等

5、端接地。因此，高位數(shù)的相加必須等到低位運(yùn)算完成后才能進(jìn)行，這種進(jìn)到低位運(yùn)算完成后才能進(jìn)行，這種進(jìn)位方式稱為串行進(jìn)位。運(yùn)算速度較慢。位方式稱為串行進(jìn)位。運(yùn)算速度較慢。其進(jìn)位數(shù)直接由加數(shù)、被加數(shù)其進(jìn)位數(shù)直接由加數(shù)、被加數(shù)和最低位進(jìn)位數(shù)形成。各位運(yùn)算并和最低位進(jìn)位數(shù)形成。各位運(yùn)算并行進(jìn)行。運(yùn)算速度快。行進(jìn)行。運(yùn)算速度快。串行進(jìn)位加法器串行進(jìn)位加法器超前進(jìn)位加法器超前進(jìn)位加法器13 13第第3章章 組合邏輯電路組合邏輯電路2. 多位數(shù)加法器1) 串行進(jìn)位加法器若有多位數(shù)相加，則可采用并行相加串行進(jìn)位的方式來(lái)完成。例如，有兩個(gè)4位二進(jìn)制數(shù)A3A2A1A0和B3B2B1B0相加，可以將四個(gè)全加器級(jí)聯(lián)，低位

6、全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入，如圖3.12所示。14 14第第3章章 組合邏輯電路組合邏輯電路圖3.12 4位串行進(jìn)位加法器15 15第第3章章 組合邏輯電路組合邏輯電路2) 超前進(jìn)位加法器由于串行進(jìn)位加法器的速度受到進(jìn)位信號(hào)的限制，人們又設(shè)計(jì)了一種超前進(jìn)位加法器，使每位的進(jìn)位只由加數(shù)和被加數(shù)決定，而與低位的進(jìn)位無(wú)關(guān)。根據(jù)進(jìn)位表達(dá)式與和表達(dá)式：16 16第第3章章 組合邏輯電路組合邏輯電路上面兩式是超前進(jìn)位加法器的兩個(gè)基本公式。由這兩個(gè)公式可以遞推出各位全加器的表達(dá)式。例如，對(duì)于4位超前進(jìn)位加法器有17 17第第3章章 組合邏輯電路組合邏輯電路圖3.13 4位超前進(jìn)位加法器

7、18 18第第3章章 組合邏輯電路組合邏輯電路圖3.14 集成4位二進(jìn)制超前進(jìn)位加法器引腳排列圖19 19第第3章章 組合邏輯電路組合邏輯電路圖3.15 16位二進(jìn)制加法器 2020第第3章章 組合邏輯電路組合邏輯電路超前進(jìn)位加法器超前進(jìn)位加法器 74LS283相加結(jié)果讀數(shù)相加結(jié)果讀數(shù)為為 COS3S2S1S0 4 位二進(jìn)制加位二進(jìn)制加數(shù)數(shù) B 輸入端輸入端 4 位二進(jìn)制加位二進(jìn)制加數(shù)數(shù) A 輸入端輸入端低位片進(jìn)位輸入端低位片進(jìn)位輸入端本位和輸出端本位和輸出端向高位片的向高位片的進(jìn)位輸出進(jìn)位輸出A0A1A2A3B0B1B2B3CICOS0S1S2S374LS283邏輯功能示意圖邏輯功能示意圖2

8、1 21第第3章章 組合邏輯電路組合邏輯電路應(yīng)用實(shí)例應(yīng)用實(shí)例1 由四位超前進(jìn)位加法器由四位超前進(jìn)位加法器74LS283和異或門和異或門74LS86組成的組成的可控的四位并行二進(jìn)制加法減法運(yùn)算電路?？煽氐乃奈徊⑿卸M(jìn)制加法減法運(yùn)算電路。 當(dāng)當(dāng) 的時(shí)候，的時(shí)候， 以反變量形式以反變量形式 輸入到并行加法器，輸入到并行加法器，進(jìn)位輸入端進(jìn)位輸入端 ,這樣加法器完這樣加法器完成成 ， 為為 的補(bǔ)碼，的補(bǔ)碼，運(yùn)算結(jié)果為運(yùn)算結(jié)果為 。 當(dāng)當(dāng) 的時(shí)候，的時(shí)候， 以原變量形式輸入到并行加法器，以原變量形式輸入到并行加法器，進(jìn)位輸入端進(jìn)位輸入端 ，運(yùn)算結(jié)果，運(yùn)算結(jié)果為為 。該電路可以對(duì)。該電路可以對(duì)4位有符位有

9、符號(hào)或無(wú)符號(hào)二進(jìn)制數(shù)作加減運(yùn)算。號(hào)或無(wú)符號(hào)二進(jìn)制數(shù)作加減運(yùn)算。/1ADD SUB B1CI (1)AB()AB/0ADD SUB (1)BBB0CI ()AB2222第第3章章 組合邏輯電路組合邏輯電路3.5.2 數(shù)值比較器 1. 1位數(shù)值比較器兩個(gè)1位二進(jìn)制數(shù)進(jìn)行比較，輸入信號(hào)是兩個(gè)要進(jìn)行比較的1位二進(jìn)制數(shù)，輸出是比較結(jié)果。輸出有三種情況：大于、小于及等于。2323第第3章章 組合邏輯電路組合邏輯電路例如：A、B表示兩個(gè)二進(jìn)制數(shù)，比較結(jié)果分別用Y1、Y2、Y3表示AB、AB、A=B。由此可以列出1位數(shù)值比較器的真值表(見表3.7)。由表3.7可以寫出各個(gè)輸出的邏輯表達(dá)式為2424第第3章章 組合邏輯電路組合邏輯電路2525第第3章章 組合邏輯電路組合邏輯電路圖3.16 1位數(shù)值比較器卡諾圖2626第第3章章 組合邏輯電路組合邏輯電路2. 集成4位數(shù)值比較器多位數(shù)值比較器的原理是從最高位開始進(jìn)行比較，只有當(dāng)最高位相等時(shí)再比較次高位，依次類推，直到比較到最低位。74LS85是典型的集成4位二進(jìn)制數(shù)值比較器。其真值表如表3.8所示。2727第第3章章 組合邏輯電路組合邏輯電路2828第第3章章 組合邏輯電路組合邏輯電路3. 集成數(shù)值比較器74LS85邏輯功能的擴(kuò)展在圖3.17中