FPGA開(kāi)發(fā)技術(shù)框架

1、 FPGA開(kāi)發(fā)技術(shù)框架一開(kāi)發(fā)流程：1. 需求定義 明確系統(tǒng)的性能指標(biāo)和實(shí)現(xiàn)目標(biāo)。2. RTL級(jí)HDL描述 描述寄存器與寄存器之間的邏輯功能，用綜合工具生成門(mén)級(jí)網(wǎng)表，描述系 統(tǒng)的功能框架。3. 功能仿真 驗(yàn)證RTL級(jí)描述是否與設(shè)計(jì)意圖一致。4. 管腳分配與設(shè)計(jì)約束 將設(shè)計(jì)文件的輸入輸出信號(hào)指定到器件的某個(gè)管腳，設(shè)置此管腳的電平標(biāo) 準(zhǔn)，設(shè)計(jì)時(shí)序約束，和綜合、布局布線的其他約束。5. 綜合 將RTL級(jí)HDL語(yǔ)言翻譯成由與、或、非等基本邏輯單元組成的門(mén)級(jí)連接 并優(yōu)化，生成門(mén)級(jí)網(wǎng)表文件。6. 門(mén)級(jí)仿真 檢查綜合結(jié)果是否與設(shè)計(jì)一致。7. 布局布線 將生成的網(wǎng)表和寄存器資源合理配置。8. 時(shí)序/時(shí)延分析 獲

2、得布局布線后系統(tǒng)的延遲信息，發(fā)現(xiàn)時(shí)序違規(guī)，較好的反應(yīng)系統(tǒng)的實(shí)際 工作情況。9. 配置與下載 通過(guò)Programmer將布局布線后的配置文件下載到FPGA上，對(duì)硬件進(jìn)行 編程，一般配置文件為.POF或者.SOF格式，下載分為AS,PS,JTAG等方 式。2 開(kāi)發(fā)工具： FPGA常用開(kāi)發(fā)軟件集成的PLD/FPGA開(kāi)發(fā)環(huán)境這類(lèi)軟件都是由PLD/FPGA芯片廠家提供，基本都可以完成所有的設(shè)計(jì)輸入（原理圖或HDL)，仿真，綜合，布線，下載等工作。Altera公司上一代的PLD開(kāi)發(fā)軟件，使用者眾多。目前Altera已經(jīng)停止開(kāi)發(fā)MaxplusII，而轉(zhuǎn)向QuartusII軟件平臺(tái)MaxplusII學(xué)習(xí)資料下

3、載MaxplusII BaselineAltera公司的免費(fèi)PLD開(kāi)發(fā)軟件，界面與標(biāo)準(zhǔn)版的MaxplusII完全一樣，但需要通過(guò)使用MAX+PLUSII Advanced Synthsis插件才能支持VHDL/Verilog。 該支持MAX7000/3000和部分FLEX/ACEX芯片（如1K30,6016等），共47.1M用網(wǎng)卡號(hào)申請(qǐng)license 如沒(méi)有網(wǎng)卡，可以用硬盤(pán)號(hào)申請(qǐng)，license會(huì)發(fā)到你的電子信箱,有效期為6個(gè)月，到期后可再申請(qǐng)MaxplusII E+MAXAltera公司的免費(fèi)PLD開(kāi)發(fā)軟件，界面與標(biāo)準(zhǔn)版的MaxplusII完全一樣，只支持MAX7000和MAX3000系列器

4、件，本身支持不復(fù)雜的VHDL和Verilog綜合，軟件較小，共26.8M用網(wǎng)卡號(hào)申請(qǐng)license ，如沒(méi)有網(wǎng)卡，可以用硬盤(pán)號(hào)申請(qǐng)，其他同上Altera公司新一代PLD開(kāi)發(fā)軟件，適合大規(guī)模FPGA的開(kāi)發(fā)QuartusII學(xué)習(xí)資料下載 QuartusII Web EditionAltera公司的meifeui PLD開(kāi)發(fā)軟件QuartusII的免費(fèi)版本，推薦使用256M以上內(nèi)存，安裝有NT或win2000的機(jī)器用網(wǎng)卡號(hào)申請(qǐng)license license有效期為150天，到期后可再申請(qǐng) Xilinx公司上一代的PLD開(kāi)發(fā)軟件，目前Xilinx已經(jīng)停止開(kāi)發(fā)Foundation，而轉(zhuǎn)向ISE軟件平臺(tái)F

5、oundation學(xué)習(xí)資料下載Xilinx公司目前的PLD開(kāi)發(fā)軟件ISE4.1中文學(xué)習(xí)資料WebFITTERXilinx公司的免費(fèi)PLD開(kāi)發(fā)軟件,不需下載，可在線編譯，結(jié)果用e-mail發(fā)送到信箱。使用簡(jiǎn)單，但要求較快的聯(lián)網(wǎng)速度。支持XC9500 和 CoolRunner系列不需要安裝license，但必須注冊(cè),申請(qǐng)用戶(hù)和passwordWebPACK ISEXilinx公司的免費(fèi)PLD開(kāi)發(fā)軟件,支持XC9500,coolrunner,Spartan/II,部分Virtex/E/II器件ispDesignEXPERTLattice公司的PLD開(kāi)發(fā)軟件,目前最新軟件改名為：ispLEVERisp

6、LEVER StarterLattice公司的免費(fèi)PLD開(kāi)發(fā)軟件,支持600個(gè)宏單元以下的Lattice芯片的設(shè)計(jì)需要注冊(cè) license有效期為6個(gè)月，到期后可再申請(qǐng)WrapCypress公司開(kāi)發(fā)軟件ACTEL公司開(kāi)發(fā)軟件Quicklogic公司開(kāi)發(fā)軟件ABEL4.0開(kāi)發(fā)GAL/PAL的軟件，DOS界面免費(fèi)ABEL5.0開(kāi)發(fā)GAL/PAL的軟件，DOS界面免費(fèi)為了提高設(shè)計(jì)效率，優(yōu)化設(shè)計(jì)結(jié)果，很多廠家提供了各種專(zhuān)業(yè)軟件，用以配合PLD/FPGA芯片廠家提供工具進(jìn)行更高效率的設(shè)計(jì)，最常見(jiàn)的組合是：同時(shí)使用專(zhuān)業(yè)HDL邏輯綜合軟件和PLD/FPGA芯片廠家提供的軟件。HDL前端輸入與系統(tǒng)管理軟件這類(lèi)

7、軟件主要是幫助用戶(hù)完成HDL文本的編輯和輸入工作，提高輸入效率，并不是必須的，更多人更習(xí)慣使用集成開(kāi)發(fā)軟件或者綜合/仿真工具中自帶的文本編輯器，甚至可以直接使用普通文本編輯器。 UltraEdit一個(gè)使用廣泛的編輯器，大部分版本并不直接支持HDL，但可以將下面的文件中的文字添加到WORDFILE.txt中（該文件在UltraEdit安裝目錄下），即可支持相應(yīng)的語(yǔ)言編輯，關(guān)鍵字將用不同色彩標(biāo)出。VHDL87 VHDL93 Verilog HDL HDL Turbo WriterVHDL/verilog專(zhuān)用編輯器，可大小寫(xiě)自動(dòng)轉(zhuǎn)換，縮進(jìn)，折疊，格式編排很方便?？芍苯邮褂肍PGAadvantage做

8、后端處理,此套軟件也可以編輯C/C+，Java等多重語(yǔ)言，HDL Designer Series Mentor公司的前端設(shè)計(jì)軟件，包括5個(gè)部分，涉及設(shè)計(jì)管理，分析，輸入等，原Renoir軟件也已轉(zhuǎn)到HDL Designer Series Visial VHDL/ Visal Verilog可視化的HDL/Verilog編輯工具,可以通過(guò)畫(huà)流程圖等可視化方法生成一部分VHDL/Verilog代碼innoveda公司出品Visual Elite Visial HDL的下一代產(chǎn)品，能夠輔助系統(tǒng)級(jí)到電路級(jí)的設(shè)計(jì) HDL邏輯綜合軟件這類(lèi)軟件將把HDL語(yǔ)言翻譯成最基本的與或非門(mén)的連接關(guān)系（網(wǎng)表），輸出ed

9、f文件，導(dǎo)給PLD/FPGA廠家的軟件進(jìn)行試配和布線。 為了優(yōu)化結(jié)果，在進(jìn)行復(fù)雜HDL設(shè)計(jì)時(shí)，基本上都會(huì)使用這些專(zhuān)業(yè)的邏輯綜合軟件，而不使用PLD/FPGA廠家的集成開(kāi)發(fā)軟件中自帶的邏輯綜合功能。Synplify / Synplify Pro, VHDL/Verilog綜合軟件，口碑相當(dāng)不錯(cuò)。Synplicity公司出品。下載試用版Synplify學(xué)習(xí)資料LeonardoSpectrum,VHDL/VerilogHDL綜合軟件。(Mentor公司）下載試用版LeonadoSpectrum使用入門(mén)Precision RTLPrecision Physical Mentor公司最新的VHDL/Ve

10、rilogHDL綜合軟件 FPGA ComplierII,VHDL/Verilog綜合軟件，Synopsys公司已停止發(fā)展FPGAexpress軟件，而轉(zhuǎn)到FPGA ComplierII平臺(tái)。FPGAexpress學(xué)習(xí)資料MAX+PLUS II Advanced Synthsis ALtera的一個(gè)免費(fèi)HDL綜合工具，安裝后可以直接使用，是MaxplusII的一個(gè)插件，用這個(gè)插件進(jìn)行語(yǔ)言綜合，比直接使用MaxplusII綜合的效果好。 下載(15M)使用手冊(cè)HDL仿真軟件對(duì)設(shè)計(jì)進(jìn)行校驗(yàn)仿真，包括布線以前的功能仿真（前仿真）和布線以后包含延時(shí)的時(shí)序仿真（后仿真），對(duì)于一些復(fù)雜的HDL設(shè)計(jì)可能需要

11、這些軟件專(zhuān)業(yè)的仿真功能。ModleSimVHDL/VerilogHDL仿真軟件，功能比ActiveHDL強(qiáng)大，使用比ActiveHDL復(fù)雜。Mentor的子公司Model Tech出品。更多信息可瀏覽：，下載試用板Modelsim學(xué)習(xí)資料(中文）Active HDLVHDL/VerilogHDL仿真軟件，人機(jī)界面較好，簡(jiǎn)單易用。Aldec公司出品 下載試用版Active HDL 6.1 使用簡(jiǎn)介Cadence公司出品，很好的Verilog/VHDL仿真工具，其中NC-Verilog 的前身是著名的Verilog仿真軟件：Verilog-XL，用于Verilog仿真；NC-VHDL,用于VHDL

12、仿真；NC-Sim,是Verilog/VHDL混合語(yǔ)言仿真工具NC-Verlog/NC-VHDL/NC-SIMVCS是Synopsys公司的VerilogHDL仿真軟件，反映不錯(cuò)；scirocco是Synopsys公司的VHDL仿真軟件，似乎沒(méi)有VCS出名其他相關(guān)軟件Mentor公司出品，VHDL/Verilog完整開(kāi)發(fā)系統(tǒng)，可以完成除了布線以外所有的工作，包括三套軟件：HDL Designer Series（輸入及項(xiàng)目管理），Leonardo.Spectrum（綜合）和Modelsim（仿真）下載試用版DebussyVHDL/Verilog專(zhuān)用調(diào)試和代碼優(yōu)化軟件，多用于復(fù)雜設(shè)計(jì)的調(diào)試，如CP

13、U設(shè)計(jì) Debussy學(xué)習(xí)資料（5.27M)Visual IP 可以為IP core供源代碼保護(hù)和用戶(hù)仿真模型X-HDL可實(shí)現(xiàn)VHDL和Verilog語(yǔ)言的相互自動(dòng)轉(zhuǎn)化Prime Time靜態(tài)時(shí)序分析軟件，Synopsys公司出品，多用于ASIC設(shè)計(jì)，也可以用于FPGA/PLD設(shè)計(jì)System Generator ISE與與Mathlab的接口，利用IP核在Mathlab中快速完成數(shù)字信號(hào)處理的仿真和最終FPGA實(shí)現(xiàn)DSP Builder QuartusII與Mathlab的接口，利用IP核在Mathlab中快速完成數(shù)字信號(hào)處理的仿真和最終FPGA實(shí)現(xiàn)SOPC Builder 配合Quartu

14、sII，可以完成集成CPU的FPGA芯片的開(kāi)發(fā)工作AmplifySynplicity公司出品，物理級(jí)綜合工具IndentifySynplicity公司最新推出的一種驗(yàn)證工具，可以在FPGA工作時(shí)查看實(shí)際的節(jié)點(diǎn)信號(hào)，甚至可以像調(diào)試單片機(jī)一樣，在HDL代碼中設(shè)斷點(diǎn)3 FPGA芯片結(jié)構(gòu)1.2.1 FPGA工作原理與簡(jiǎn)介FPGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門(mén)電路有限的缺點(diǎn)。 由于FPGA需要被反復(fù)燒寫(xiě)，它實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像ASIC那樣通過(guò)固定的與非門(mén)

15、來(lái)完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。查找表可以很好地滿足這一要求，目前主流FPGA都采用了基于SRAM工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級(jí)FPGA采用Flash或者熔絲與反熔絲工藝的查找表結(jié)構(gòu)。通過(guò)燒寫(xiě)文件改變查找表內(nèi)容的方法來(lái)實(shí)現(xiàn)對(duì)FPGA的重復(fù)配置。 根據(jù)數(shù)字電路的基本知識(shí)可以知道，對(duì)于一個(gè)n輸入的邏輯運(yùn)算，不管是與或非運(yùn)算還是異或運(yùn)算等等，最多只可能存在2n種結(jié)果。所以如果事先將相應(yīng)的結(jié)果存放于一個(gè)存貯單元，就相當(dāng)于實(shí)現(xiàn)了與非門(mén)電路的功能。FPGA的原理也是如此，它通過(guò)燒寫(xiě)文件去配置查找表的內(nèi)容，從而在相同的電路情況下實(shí)現(xiàn)了不同的邏輯功能。 查找表（Look-Up-Table）簡(jiǎn)

16、稱(chēng)為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)RAM。目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的 的RAM。 當(dāng)用戶(hù)通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，PLD/FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并把真值表（即結(jié)果）事先寫(xiě)入RAM，這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。 LUT具有和邏輯電路相同的功能。實(shí)際上，LUT具有更快的執(zhí)行速度和更大的規(guī)模。 由于基于LUT的FPGA具有很高的集成度，其器件密度從數(shù)萬(wàn)門(mén)到數(shù)千萬(wàn)門(mén)不等，可以完成極其復(fù)雜的時(shí)序與邏輯組合邏輯電路功能，所以適用于高速、高密度的

17、高端數(shù)字邏輯電路設(shè)計(jì)領(lǐng)域。其組成部分主要有可編程輸入/輸出單元、基本可編程邏輯單元、內(nèi)嵌SRAM、豐富的布線資源、底層嵌入功能單元、內(nèi)嵌專(zhuān)用單元等，主要設(shè)計(jì)和生產(chǎn)廠家有Xilinx、Altera、Lattice、Actel、Atmel和QuickLogic等公司，其中最大的是Xilinx、Altera、Lattice三家。如前所述，F(xiàn)PGA是由存放在片內(nèi)的RAM來(lái)設(shè)置其工作狀態(tài)的，因此工作時(shí)需要對(duì)片內(nèi)RAM進(jìn)行編程。用戶(hù)可根據(jù)不同的配置模式，采用不同的編程方式。FPGA有如下幾種配置模式： 并行模式：并行PROM、Flash配置FPGA； 主從模式：一片PROM配置多片F(xiàn)PGA； 串行模式：串

18、行PROM配置FPGA； 外設(shè)模式：將FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。 目前，F(xiàn)PGA市場(chǎng)占有率最高的兩大公司Xilinx和Altera生產(chǎn)的FPGA都是基于SRAM工藝的，需要在使用時(shí)外接一個(gè)片外存儲(chǔ)器以保存程序。上電時(shí)，F(xiàn)PGA將外部存儲(chǔ)器中的數(shù)據(jù)讀入片內(nèi)RAM，完成配置后，進(jìn)入工作狀態(tài)；掉電后FPGA恢復(fù)為白片，內(nèi)部邏輯消失。這樣FPGA不僅能反復(fù)使用，還無(wú)需專(zhuān)門(mén)的FPGA編程器，只需通用的EPROM、PROM編程器即可。Actel、QuickLogic等公司還提供反熔絲技術(shù)的FPGA，只能下載一次，具有抗輻射、耐高低溫、低功耗和速度快等優(yōu)點(diǎn)，在軍品和航空航天領(lǐng)域中應(yīng)用較

19、多，但這種FPGA不能重復(fù)擦寫(xiě)，開(kāi)發(fā)初期比較麻煩，費(fèi)用也比較昂貴。Lattice是ISP技術(shù)的發(fā)明者，在小規(guī)模PLD應(yīng)用上有一定的特色。早期的Xilinx產(chǎn)品一般不涉及軍品和宇航級(jí)市場(chǎng)，但目前已經(jīng)有Q Pro-R等多款產(chǎn)品進(jìn)入該類(lèi)領(lǐng)域。 1.2.2 FPGA芯片結(jié)構(gòu)目前主流的FPGA仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能（如RAM、時(shí)鐘管理和DSP）的硬核（ASIC型）模塊。FPGA芯片主要由6部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時(shí)鐘管理、嵌入塊式RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專(zhuān)用硬件模塊。每個(gè)模塊的功能如下：1

20、 可編程輸入輸出單元（IOB）可編程輸入/輸出單元簡(jiǎn)稱(chēng)I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對(duì)輸入/輸出信號(hào)的驅(qū)動(dòng)與匹配要求。FPGA內(nèi)的I/O按組分類(lèi)，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)。通過(guò)軟件的靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與I/O物理特性，可以調(diào)整驅(qū)動(dòng)電流的大小，可以改變上、下拉電阻。目前，I/O口的頻率也越來(lái)越高，一些高端的FPGA通過(guò)DDR寄存器技術(shù)可以支持高達(dá)2Gbps的數(shù)據(jù)速率。外部輸入信號(hào)可以通過(guò)IOB模塊的存儲(chǔ)單元輸入到FPGA的內(nèi)部，也可以直接輸入FPGA 內(nèi)部。當(dāng)外部輸入信號(hào)經(jīng)過(guò)IOB模塊的存儲(chǔ)單元輸入到FPGA內(nèi)部時(shí)，其保持時(shí)間（Hold Tim

21、e）的要求可以降低，通常默認(rèn)為0。 為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA的IOB被劃分為若干個(gè)組（bank），每個(gè)bank的接口標(biāo)準(zhǔn)由其接口電壓VCCO決定，一個(gè)bank只能有一種VCCO，但不同bank的VCCO可以不同。只有相同電氣標(biāo)準(zhǔn)的端口才能連接在一起，VCCO電壓相同是接口標(biāo)準(zhǔn)的基本條件。 2 可配置邏輯塊（CLB） CLB是FPGA內(nèi)的基本邏輯單元。CLB的實(shí)際數(shù)量和特性會(huì)依器件的不同而不同，但是每個(gè)CLB都包含一個(gè)可配置開(kāi)關(guān)矩陣，此矩陣由4或6個(gè)輸入、一些選型電路（多路復(fù)用器等）和觸發(fā)器組成。 開(kāi)關(guān)矩陣是高度靈活的，可以對(duì)其進(jìn)行配置以便處理組合邏輯、移位寄存器或RAM。在Xi

22、linx公司的FPGA器件中，CLB由多個(gè)（一般為4個(gè)或2個(gè)）相同的Slice和附加邏輯構(gòu)成。每個(gè)CLB模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時(shí)序邏輯，還可以配置為分布式RAM和分布式ROM。 Slice是Xilinx公司定義的基本邏輯單位，其內(nèi)部結(jié)構(gòu)如圖1-4所示，一個(gè)Slice由兩個(gè)4輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲(chǔ)邏輯和函數(shù)復(fù)用器組成。算術(shù)邏輯包括一個(gè)異或門(mén)（XORG）和一個(gè)專(zhuān)用與門(mén)（MULTAND），一個(gè)異或門(mén)可以使一個(gè)Slice實(shí)現(xiàn)2bit全加操作，專(zhuān)用與門(mén)用于提高乘法器的效率；進(jìn)位邏輯由專(zhuān)用進(jìn)位信號(hào)和函數(shù)復(fù)用器（MUXC）組成，用于實(shí)現(xiàn)快速的算術(shù)加減法操作；4輸入函數(shù)發(fā)生器用于實(shí)現(xiàn)4輸

23、入LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Slice中的兩個(gè)輸入函數(shù)為6輸入，可以實(shí)現(xiàn)6輸入LUT或64比特移位寄存器）；進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高CLB模塊的處理速度。3 數(shù)字時(shí)鐘管理模塊（DCM） 業(yè)內(nèi)大多數(shù)FPGA均提供數(shù)字時(shí)鐘管理（Xilinx的全部FPGA均具有這種特性）。Xilinx推出最先進(jìn)的FPGA提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合，且能夠降低抖動(dòng)，并實(shí)現(xiàn)過(guò)濾功能。 4 嵌入式塊RAM（BRAM） 大多數(shù)FPGA都具有內(nèi)嵌的塊RAM，這大大拓展了FPGA的應(yīng)用范圍和靈活性。塊RAM可被配置為單端口RAM、雙端

24、口RAM、內(nèi)容地址存儲(chǔ)器（CAM）以及FIFO等常用存儲(chǔ)結(jié)構(gòu)。RAM、FIFO是比較普及的概念，在此就不冗述。CAM存儲(chǔ)器在其內(nèi)部的每個(gè)存儲(chǔ)單元中都有一個(gè)比較邏輯，寫(xiě)入CAM中的數(shù)據(jù)會(huì)和內(nèi)部的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應(yīng)用。除了塊RAM，還可以將FPGA中的LUT靈活地配置成RAM、ROM和FIFO等結(jié)構(gòu)。在實(shí)際應(yīng)用中，芯片內(nèi)部塊RAM的數(shù)量也是選擇芯片的一個(gè)重要因素。 單片塊RAM的容量為18k比特，即位寬為18比特、深度為1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個(gè)原則：首先，修改后的容量（位寬 深度）不能大于18k比

25、特；其次，位寬最大不能超過(guò)36比特。當(dāng)然，可以將多片塊RAM級(jí)聯(lián)起來(lái)形成更大的RAM，此時(shí)只受限于芯片內(nèi)塊RAM的數(shù)量，而不再受上面兩條原則約束。 5 豐富的布線資源 布線資源連通FPGA內(nèi)部的所有單元，而連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。FPGA芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長(zhǎng)度、寬度和分布位置的不同而劃分為類(lèi)不同的類(lèi)別。第一類(lèi)是全局布線資源，用于芯片內(nèi)部全局時(shí)鐘和全局復(fù)位/置位的布線；第二類(lèi)是長(zhǎng)線資源，用以完成芯片Bank間的高速信號(hào)和第二全局時(shí)鐘信號(hào)的布線；第三類(lèi)是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類(lèi)是分布式的布線資源，用于專(zhuān)有時(shí)鐘、復(fù)

26、位等控制信號(hào)線。 在實(shí)際中設(shè)計(jì)者不需要直接選擇布線資源，布局布線器可自動(dòng)地根據(jù)輸入邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇布線資源來(lái)連通各個(gè)模塊單元。從本質(zhì)上講，布線資源的使用方法和設(shè)計(jì)的結(jié)果有密切、直接的關(guān)系。 6 底層內(nèi)嵌功能單元 內(nèi)嵌功能模塊主要指DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、DSP和CPU等軟處理核（Soft Core）。現(xiàn)在越來(lái)越豐富的內(nèi)嵌功能單元，使得單片F(xiàn)PGA成為了系統(tǒng)級(jí)的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向SOC平臺(tái)過(guò)渡。 DLL和PLL具有類(lèi)似的功能，可以完成時(shí)鐘高精度、低抖動(dòng)的倍頻和分頻，以及占空比調(diào)整和移

27、相等功能。Xilinx公司生產(chǎn)的芯片上集成了DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同時(shí)集成了PLL和DLL。PLL 和DLL可以通過(guò)IP核生成的工具方便地進(jìn)行管理和配置。7. 內(nèi)嵌專(zhuān)用硬核 內(nèi)嵌專(zhuān)用硬核是相對(duì)底層嵌入的軟核而言的，指FPGA處理能力強(qiáng)大的硬核（Hard Core），等效于ASIC電路。為了提高FPGA性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專(zhuān)用的硬核。例如：為了提高FPGA的乘法速度，主流的FPGA中都集成了專(zhuān)用乘法器；為了適用通信總線與接口標(biāo)準(zhǔn)，很多高端的FPGA內(nèi)部都集成了串并收發(fā)器（SERDES），可以達(dá)到數(shù)十Gbps的收發(fā)速度。 Xili

28、nx公司的高端產(chǎn)品不僅集成了Power PC系列CPU，還內(nèi)嵌了DSP Core模塊，其相應(yīng)的系統(tǒng)級(jí)設(shè)計(jì)工具是EDK和Platform Studio，并依此提出了片上系統(tǒng)（System on Chip）的概念。通過(guò)PowerPC、Miroblaze、Picoblaze等平臺(tái)，能夠開(kāi)發(fā)標(biāo)準(zhǔn)的DSP處理器及其相關(guān)應(yīng)用，達(dá)到SOC的開(kāi)發(fā)目的。 1.2.3 軟核、硬核以及固核的概念I(lǐng)P（Intelligent Property）核是具有知識(shí)產(chǎn)權(quán)核的集成電路芯核總稱(chēng)，是經(jīng)過(guò)反復(fù)驗(yàn)證過(guò)的、具有特定功能的宏模塊，與芯片制造工藝無(wú)關(guān)，可以移植到不同的半導(dǎo)體工藝中。到了SOC階段，IP核設(shè)計(jì)已成為ASIC電路設(shè)

29、計(jì)公司和FPGA提供商的重要任務(wù)，也是其實(shí)力體現(xiàn)。對(duì)于FPGA開(kāi)發(fā)軟件，其提供的IP核越豐富，用戶(hù)的設(shè)計(jì)就越方便，其市場(chǎng)占用率就越高。目前，IP核已經(jīng)變成系統(tǒng)設(shè)計(jì)的基本單元，并作為獨(dú)立設(shè)計(jì)成果被交換、轉(zhuǎn)讓和銷(xiāo)售。 從IP核的提供方式上，通常將其分為軟核、硬核和固核這3類(lèi)。從完成IP核所花費(fèi)的成本來(lái)講，硬核代價(jià)最大；從使用靈活性來(lái)講，軟核的可復(fù)用使用性最高。 1 軟核 軟核在EDA設(shè)計(jì)領(lǐng)域指的是綜合之前的寄存器傳輸級(jí)（RTL）模型；具體在FPGA設(shè)計(jì)中指的是對(duì)電路的硬件語(yǔ)言描述，包括邏輯描述、網(wǎng)表和幫助文檔等。軟核只經(jīng)過(guò)功能仿真，需要經(jīng)過(guò)綜合以及布局布線才能使用。其優(yōu)點(diǎn)是靈活性高、可移植性強(qiáng)，允許用戶(hù)自配置；缺點(diǎn)是對(duì)模塊的預(yù)測(cè)性較低，在后續(xù)設(shè)計(jì)中存在發(fā)生錯(cuò)誤的可能性，有一定的設(shè)計(jì)風(fēng)險(xiǎn)。軟核是IP核應(yīng)用最廣泛的形式。 2 固核固核在EDA設(shè)計(jì)領(lǐng)域指的是帶有平面規(guī)劃信息的網(wǎng)表；具體在FPGA設(shè)