EDA含有(程序,示例圖全套)實(shí)驗(yàn)報(bào)告

1、實(shí)驗(yàn)報(bào)告(2012-2013學(xué)年第一學(xué)期)課程名稱： EDA技術(shù) 專業(yè)班級(jí)： 學(xué) 號(hào)： 姓 名： 實(shí)驗(yàn)一：原理圖輸入法設(shè)計(jì)與仿真實(shí)驗(yàn)時(shí)間：2012年10月19日（第七周） 一、實(shí)驗(yàn)?zāi)康?、熟悉Quartus9.0軟件的使用方法2、通過實(shí)驗(yàn)掌握組合邏輯電路的EDA原理圖輸入設(shè)計(jì)法，通過電路的仿真和硬件驗(yàn)證，學(xué)會(huì)對(duì)實(shí)驗(yàn)板上的FPGA/CPLD進(jìn)行編程下載，進(jìn)一步了解門電路的功能。輸入數(shù)據(jù)Y 輸出信號(hào)D0D1D2D3S1 S0選擇控制信號(hào)圖1-1 4選1數(shù)據(jù)選擇器示意框圖4選1數(shù)據(jù)選擇器二、實(shí)驗(yàn)原理 1、示意框圖2、真值表表1-1 4選1數(shù)據(jù)選擇器的真值表輸入輸出DS1S0YD000D0D101D1

2、D210D2D311D33、邏輯表達(dá)式 三、實(shí)驗(yàn)內(nèi)容1、為本項(xiàng)工程設(shè)計(jì)建立文件夾（文件名不能用中文）2、輸入設(shè)計(jì)項(xiàng)目和存盤（1）打開原理圖編輯窗口 （2）編輯4選1數(shù)據(jù)選擇器的原理圖（3）文件存盤：以mux41.bdf為文件名保存在工程目錄中。（3）建立工程：為mux41.bdf建立工程，工程名可以與文件夾相同。（4）編譯3、仿真 4、引腳鎖定 5、編程下載與硬件驗(yàn)證四、實(shí)驗(yàn)設(shè)計(jì)1、原理圖3、管腳鎖定 五、實(shí)驗(yàn)結(jié)果及總結(jié)1、 系統(tǒng)時(shí)序仿真情況六、實(shí)驗(yàn)心得 其實(shí)這個(gè)實(shí)驗(yàn)很簡單，僅僅是讓我們熟悉Quartus9.0軟件的使用方法，在書本上的每個(gè)步驟都寫的清清楚楚，我們組員按著書本上的步驟一步一步的

3、做，實(shí)驗(yàn)做完后，我們那一大組很多小組依舊不停的請(qǐng)求老師指導(dǎo)，我們是最先做完實(shí)驗(yàn)的小組了。之后我們被不同的小組詢問。其實(shí)只要看看書就可以很順利做完實(shí)驗(yàn)，但是同學(xué)們做實(shí)驗(yàn)之前都沒有好好做實(shí)驗(yàn)預(yù)習(xí)報(bào)告。指導(dǎo)教師：吳建清 2012年10月19日成績實(shí)驗(yàn)二 七人表決器的設(shè)計(jì)實(shí)驗(yàn)時(shí)間：2012年11月2日（第九周） 一、實(shí)驗(yàn)?zāi)康?、初步了解VHDL語言；2、學(xué)會(huì)用行為描述方式來設(shè)計(jì)電路。二、實(shí)驗(yàn)原理 1、用七個(gè)開關(guān)作為表決器的7個(gè)輸入變量，輸入變量為邏輯“1”時(shí)表示表決者“贊同”；輸入變量為“0”時(shí)，表示表決者“不贊同”。輸出邏輯“1”時(shí)，表示表決“通過”；輸出邏輯“0”時(shí)，表示表決“不通過”。當(dāng)表決器的

4、七個(gè)輸入變量中有4個(gè)以上（含4個(gè)）為“1”時(shí)，則表決器輸出為“1”；否則為“0”。2、采用行為描述時(shí)，可用一變量來表示選舉通過的總?cè)藬?shù)。當(dāng)選舉人大于或等于4時(shí)為通過，輸出燈亮，反之不通過時(shí)，燈不亮。描述時(shí)，只須檢查每一個(gè)輸入的狀態(tài)（通過為“1”不通過為“0”）并將這些狀態(tài)值相加，判斷狀態(tài)值和即可選擇輸出。三、實(shí)驗(yàn)內(nèi)容1. 編寫上述電路的VHDL源程序，并進(jìn)行編譯。2. 鎖定引腳，建議選擇實(shí)驗(yàn)電路模式5。3. 編程下載與硬件驗(yàn)證。 四、實(shí)驗(yàn)設(shè)計(jì) 1、VHDL程序library ieee;use ieee.std_logic_1164.all;entity biaoque is port(x0,x

5、1,x2,x3,x4,x5,x6:in bit; y1:out bit);end entity biaoque;architecture one of biaoque is begin process(x0,x1,x2,x3,x4,x5,x6) variable a,b,c,d,e:integer; begin a:=0;b:=0;c:=0;e:=0; if (x0 or x1)=0) then a:=0; elsif (x0 and x1)=1) then a:=2; else a:=1; end if; if (x2 or x3)=0) then b:=0; elsif (x2 and x

6、3)=1) then b:=2; else b:=1; end if; if (x4 or x5)=0) then c:=0; elsif (x4 and x5)=1) then c:=2; else c:=1; end if; if x6=0 then d:=0; else d:=1; end if; e:=a+b+c+d; if e=4 then y1=1; else y1led led led led led led led led led led null; end case; end process;end architecture one; 2、波形仿真圖：4、 引腳鎖定：六、實(shí)驗(yàn)

7、心得： 其實(shí)本實(shí)驗(yàn)的顯示我們?cè)谀ｋ娎锩婢蛯W(xué)習(xí)過了，也用集成塊進(jìn)行過實(shí)驗(yàn)，本實(shí)驗(yàn)用程序加硬件完成。真所謂條條道路通羅馬！實(shí)驗(yàn)四 四位全加器一、實(shí)驗(yàn)?zāi)康耐ㄟ^實(shí)驗(yàn)讓學(xué)生熟悉Quartus的VHDL文本設(shè)計(jì)流程全過程，掌握組合邏輯電路的文本輸入設(shè)計(jì)法，通過對(duì)設(shè)計(jì)電路的仿真和硬件驗(yàn)證，讓學(xué)生進(jìn)一步了解加法器的功能。二、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)b sa 3 coutcinb sa 2 coutcinb sa 0 coutcin b sa 1 coutcinB3A3B2A2B1A1B0A0CinS3COS2S1S0C0 C0C2C0C1C0三、實(shí)驗(yàn)原理4

8、位全加器可看作4個(gè)1位全加器串行構(gòu)成，具體連接方法如下圖所示：圖3-1 由1位全加器構(gòu)成4位全加器連接示意圖采用VHDL語言設(shè)計(jì)時(shí)調(diào)用其附帶的程序包，其系統(tǒng)內(nèi)部會(huì)自行生成此結(jié)構(gòu)四、實(shí)驗(yàn)內(nèi)容4. 編寫1位全加器full_add1的VHDL源程序，并進(jìn)行編譯。5. 利用元件例化語句編寫4位全加器full_adder4的VHDL源程序，并進(jìn)行編譯和仿真。6. 鎖定引腳，建議選擇實(shí)驗(yàn)電路模式1：鍵1輸入4位加數(shù)，鍵2輸入4位被加數(shù)，鍵8輸入Cin，數(shù)碼管5顯示相加和，D8顯示進(jìn)位CO。7. 編程下載與硬件驗(yàn)證。 五、設(shè)計(jì)提示調(diào)用STD_LOGIC_UNSIGNED包。先設(shè)計(jì)一個(gè)一位的全加器包括三個(gè)輸入

9、端：a，b，cin（進(jìn)位輸入），兩個(gè)輸出端：s（和），cout（進(jìn)位輸出）。四位串行進(jìn)位的全加器可以利用四個(gè)一位的全加器搭建而成，其結(jié)構(gòu)如上圖所示，其輸入端口分別為a0,a1,a2,a3,b0,b1,b2,b3,cin輸出端口分別為s0,s1,s2,s3,cout。在實(shí)驗(yàn)中只需要先描述一位全加器，然后用component語句進(jìn)行元件說明，再利用元件例化語句就可以實(shí)現(xiàn)四位的全加器。六、實(shí)驗(yàn)驗(yàn)證： 1、實(shí)驗(yàn)程序： 一位全加器library ieee;use ieee.std_logic_1164.all;entity full_add1 isport(a,b,cin:in std_logic; s

10、,count:out std_logic);end entity full_add1;architecture one of full_add1 isbegin s = a xor b xor cin; count A(0),b=B(0),cin=Cin,s=S(0),count=d); u2:full_add1 port map(a=A(1),b=B(1),cin=d,s=S(1),count=e); u3:full_add1 port map(a=A(2),b=B(2),cin=e,s=S(2),count=f); u4:full_add1 port map(a=A(3),b=B(3),c

11、in=f,s=S(3),count=Co);end architecture two; 2、波形圖仿真：七、實(shí)驗(yàn)心得：真正意義上明白了例化語句的功能。實(shí)驗(yàn)五 序列檢測(cè)器設(shè)計(jì)實(shí)驗(yàn)室名稱：EDA技術(shù) 學(xué)時(shí)數(shù)：2節(jié)注：報(bào)告內(nèi)容根據(jù)具體實(shí)驗(yàn)課程或?qū)嶒?yàn)項(xiàng)目的要求確定，一般包括實(shí)驗(yàn)?zāi)康?、?shí)驗(yàn)儀器、原理摘要、數(shù)據(jù)記錄及結(jié)果分析等。如紙張不夠請(qǐng)自行加紙。一、實(shí)驗(yàn)?zāi)康?、了解狀態(tài)機(jī)的設(shè)計(jì)；2、用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)。二、實(shí)驗(yàn)內(nèi)容1、預(yù)習(xí)序列檢測(cè)器原理并寫出預(yù)習(xí)報(bào)告；2、設(shè)計(jì)一個(gè)8位檢測(cè)序列信號(hào)“11100101”的序列檢測(cè)器；3、畫出ASM圖；4、用VHDL語言編寫出源程序；5、在Quartus軟件上編譯

12、和仿真，6、鎖定引腳。建議選擇電路模式8，用鍵7（PIO11）控制復(fù)位信號(hào)CLR；鍵6（PIO9）控制狀態(tài)機(jī)工作時(shí)鐘CLK；待檢測(cè)串行序列數(shù)輸入DIN 接PIO10(左移，最高位在前)；指示輸出AB接PIO39PIO36（顯示于數(shù)碼管6）。下載后：按實(shí)驗(yàn)板“系統(tǒng)復(fù)位”鍵；用鍵2 和鍵1 輸入2 位十六進(jìn)制待測(cè)序列數(shù)“11100101”；按鍵7 復(fù)位（平時(shí)數(shù)碼6 指示顯“B”）；按鍵6（CLK） 8次，這時(shí)若串行輸入的8 位二進(jìn)制序列碼（顯示于數(shù)碼2/1 和發(fā)光管D8D0）與預(yù)置碼“11100101”相同，則數(shù)碼管6 應(yīng)從原來的B變成A，表示序列檢測(cè)正確，否則仍為B。7、編程下載與硬件驗(yàn)證。三、

13、實(shí)驗(yàn)條件根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括序列檢測(cè)器原理的敘述，程序設(shè)計(jì)、軟件編譯、仿真分析、引腳鎖定、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過程，給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。、四、實(shí)驗(yàn)設(shè)計(jì)1、VHDL源程序library ieee;use ieee.std_logic_1164.all;entity xljcq is port(din,clk,clr:in std_logic; AB:out std_logic_vector(3 downto 0);end xljcq;architecture one of xljcq is type states is(s0,s1,s2,s3,s4,s5,s6

14、,s7,s8); signal st, nst:states := s0; begin com:process(st,din) begin case st is when s0= if din =1 then nst = s1; else nst if din =1 then nst = s2; else nst if din =1 then nst = s3; else nst if din =0 then nst = s4; else nst if din =0 then nst = s5; else nst if din =1 then nst = s6; else nst if din

15、 =0 then nst = s7; else nst if din =1 then nst = s8; else nst if din =1 then nst = s1; else nst nst=s0; end case; end process; reg:process(clk,clr) begin if clr =1 then st=s0; elsif clk event and clk=1 then st= nst; end if; end process reg; AB = 1010 when st=s8 else 1011;end one;2、管腳鎖定五、實(shí)驗(yàn)結(jié)果及總結(jié)5、 系統(tǒng)

16、時(shí)序仿真情況六、實(shí)驗(yàn)心得動(dòng)手這次實(shí)驗(yàn)，使測(cè)試技術(shù)這門課的一些理論知識(shí)與實(shí)踐相結(jié)合，更加深刻了我對(duì)測(cè)試技術(shù)這門課的認(rèn)識(shí)，鞏固了我的理論知識(shí)。指導(dǎo)教師：吳建清 2012年10月19日成績實(shí)驗(yàn)六 分頻器的設(shè)計(jì)實(shí)驗(yàn)室名稱：EDA技術(shù) 學(xué)時(shí)數(shù)：2節(jié)注：報(bào)告內(nèi)容根據(jù)具體實(shí)驗(yàn)課程或?qū)嶒?yàn)項(xiàng)目的要求確定，一般包括實(shí)驗(yàn)?zāi)康?、?shí)驗(yàn)儀器、原理摘要、數(shù)據(jù)記錄及結(jié)果分析等。如紙張不夠請(qǐng)自行加紙。一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)數(shù)控分頻器的設(shè)計(jì)、分析和測(cè)試方法二、實(shí)驗(yàn)內(nèi)容1、預(yù)習(xí)數(shù)控分頻器原理并寫出預(yù)習(xí)報(bào)告；2、設(shè)計(jì)一個(gè)數(shù)控分頻器；3、用VHDL語言編寫出源程序；4、在Quartus軟件上編譯和仿真；5、鎖定引腳和硬件驗(yàn)證。建議選擇電路模

17、式1，鍵2/鍵1 負(fù)責(zé)輸入8位預(yù)置數(shù)D(PIO7-PIO0)；CLK由clock0 輸入，頻率選65536Hz 或更高(確保分頻后落在音頻范圍)；輸出FOUT 接揚(yáng)聲器(SPKER)。編譯下載后進(jìn)行硬件測(cè)試：改變鍵2/鍵1 的輸入值，可聽到不同音調(diào)的聲音。三、實(shí)驗(yàn)原理數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。四、實(shí)驗(yàn)設(shè)計(jì)1、系統(tǒng)的原理框圖2、VHDL源程序library ieee;use ieee.std_logic_1164.all;use iee

18、e.std_logic_unsigned.all;entity fenpin is port(din : in std_logic_vector(7 downto 0); iclk : in std_logic; oclk : buffer std_logic);end fenpin;architecture fp of fenpin isbeginprocess(din ,iclk) variable q :std_logic_vector(7 downto 0);begin if iclkevent and iclk=1 then if qdin then q:=q+1; else ocl

19、k 0); end if; end if;end process;end fp;3、管腳鎖定五、實(shí)驗(yàn)結(jié)果及總結(jié)6、 系統(tǒng)時(shí)序仿真情況六、實(shí)驗(yàn)心得 通過這次測(cè)試技術(shù)的實(shí)驗(yàn),使我學(xué)到了不少實(shí)用的知識(shí),更重要的是,做實(shí)驗(yàn)的過程,思考問題的方法,這與做其他的實(shí)驗(yàn)是通用的,真正使我們受益匪淺.指導(dǎo)教師：吳建清 2012年10月19日成績實(shí)驗(yàn)七 步進(jìn)電機(jī)設(shè)計(jì)實(shí)驗(yàn)室名稱：EDA技術(shù) 學(xué)時(shí)數(shù)：2節(jié)注：報(bào)告內(nèi)容根據(jù)具體實(shí)驗(yàn)課程或?qū)嶒?yàn)項(xiàng)目的要求確定，一般包括實(shí)驗(yàn)?zāi)康?、?shí)驗(yàn)儀器、原理摘要、數(shù)據(jù)記錄及結(jié)果分析等。如紙張不夠請(qǐng)自行加紙。一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)用FPGA實(shí)現(xiàn)步進(jìn)電機(jī)的驅(qū)動(dòng)和細(xì)分控制二、實(shí)驗(yàn)內(nèi)容1、預(yù)習(xí)步進(jìn)電機(jī)原

20、理，詳細(xì)看教材P390P396.2、設(shè)計(jì)一個(gè)步進(jìn)電機(jī)控制器；用VHDL語言編寫出源程序；在Quartus軟件上編譯和仿真鎖定引腳、編程下載與硬件驗(yàn)證。3、對(duì)步進(jìn)電機(jī)控制器的原理進(jìn)行敘述，程序設(shè)計(jì)、軟件編譯、仿真分析硬件測(cè)試。4、鎖定引腳和硬件驗(yàn)證。建議選擇電路模式5，CLK0接clock0，選擇4Hz；CLK5接clock5，選擇32768Hz；S接PIO6（鍵7），控制步進(jìn)電機(jī)細(xì)分旋轉(zhuǎn)（1/8細(xì)分，2.25度/步），或不細(xì)分旋轉(zhuǎn)（18度/步）；U_D接PIO7（鍵8），控制旋轉(zhuǎn)方向。步進(jìn)電機(jī)的四個(gè)相Ap、Bp、Cp、Dp（對(duì)應(yīng)程序中的Y0、Y1、Y2、Y3）分別與PIO64,PIO65,PI

21、O66,PIO67相接。三、實(shí)驗(yàn)原理步進(jìn)電機(jī)作為一種電脈沖角位移的轉(zhuǎn)換元件，由于具有價(jià)格低廉、易于控制、無積累誤差和計(jì)算機(jī)接口方便等優(yōu)點(diǎn)，在機(jī)械、儀表、工業(yè)控制等領(lǐng)域中獲得了廣泛的應(yīng)用。利用FPGA設(shè)計(jì)的數(shù)字比較器可以同步產(chǎn)生多路PWM電流波形，對(duì)多相步進(jìn)電機(jī)進(jìn)行靈活的控制。通過改變控制波形表的數(shù)據(jù)、增加計(jì)數(shù)器的位數(shù)，可提高技術(shù)精度，從而可以對(duì)步進(jìn)電機(jī)的步進(jìn)轉(zhuǎn)角進(jìn)行任意細(xì)分，實(shí)現(xiàn)步進(jìn)轉(zhuǎn)角的精確控制。用FPGA實(shí)現(xiàn)多路PWM控制，無須外接D/A轉(zhuǎn)換器，使外圍控制電路大大簡化，控制方式簡潔，控制精度高，控制效果好。用單片機(jī)和DSP的控制都難以達(dá)到同樣地控制效果。四、實(shí)驗(yàn)設(shè)計(jì)1、系統(tǒng)的原理框圖2、V

22、HDL源程序LIBRARY ieee;USE ieee.std_logic_1164.all; LIBRARY work;ENTITY step_a IS PORT(clk0 : IN STD_LOGIC;u_d : IN STD_LOGIC;clk5 : IN STD_LOGIC;S : IN STD_LOGIC;Y : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END step_a;ARCHITECTURE bdf_type OF step_a IS ATTRIBUTE black_box : BOOLEAN;nATTRIBUTE noopt : BOOLEAN;C

23、OMPONENT busmux_0PORT(sel : IN STD_LOGIC; dataa : IN STD_LOGIC_VECTOR(3 DOWNTO 0); datab : IN STD_LOGIC_VECTOR(3 DOWNTO 0); result : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COMPONENT;ATTRIBUTE black_box OF busmux_0: COMPONENT IS true;ATTRIBUTE noopt OF busmux_0: COMPONENT IS true;COMPONENT dec2PORT(CLK

24、 : IN STD_LOGIC; A : IN STD_LOGIC_VECTOR(1 DOWNTO 0); D : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COMPONENT;COMPONENT cnt24PORT(CLK : IN STD_LOGIC; EN : IN STD_LOGIC; U_D : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END COMPONENT;COMPONENT cnt8PORT(CLK : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR

25、(3 DOWNTO 0);END COMPONENT;COMPONENT cmp3PORT(a : IN STD_LOGIC_VECTOR(3 DOWNTO 0); b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); agb : OUT STD_LOGIC);END COMPONENT;COMPONENT rom3PORT(inclock : IN STD_LOGIC; address : IN STD_LOGIC_VECTOR(4 DOWNTO 0); q : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END COMPONENT;SIGNALF

26、 : STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNALP : STD_LOGIC_VECTOR(15 DOWNTO 0);SIGNALq : STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNALSYNTHESIZED_WIRE_0 : STD_LOGIC;SIGNALSYNTHESIZED_WIRE_1 : STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNALSYNTHESIZED_WIRE_6 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN SYNTHESIZED_WIRE_0 clk0, A = q(1 D

27、OWNTO 0), D = SYNTHESIZED_WIRE_1);b2v_127 : cnt24PORT MAP(CLK = clk0, EN = SYNTHESIZED_WIRE_0, U_D = u_d, CQ = q);b2v_41 : busmux_0PORT MAP(sel = S, dataa = SYNTHESIZED_WIRE_1, datab = F, result = Y);b2v_83 : cnt8PORT MAP(CLK = clk5, CQ = SYNTHESIZED_WIRE_6);b2v_93 : cmp3PORT MAP(a = P(15 DOWNTO 12)

28、, b = SYNTHESIZED_WIRE_6, agb = F(3);b2v_94 : cmp3PORT MAP(a = P(11 DOWNTO 8), b = SYNTHESIZED_WIRE_6, agb = F(2);b2v_95 : cmp3PORT MAP(a = P(7 DOWNTO 4), b = SYNTHESIZED_WIRE_6, agb = F(1);b2v_96 : cmp3PORT MAP(a = P(3 DOWNTO 0), b = SYNTHESIZED_WIRE_6, agb = F(0);b2v_inst : rom3PORT MAP(inclock =

29、clk0, address = q, q = P);END bdf_type;仿真波形：引腳匹配：五、實(shí)驗(yàn)結(jié)果及總結(jié)其實(shí)這個(gè)實(shí)驗(yàn)很簡單，僅僅是讓我們熟悉Quartus9.0軟件的使用方法，在書本上的每個(gè)步驟都寫的清清楚楚，我們組員按著書本上的步驟一步一步的做，實(shí)驗(yàn)做完后，我們那一大組很多小組依舊不停的請(qǐng)求老師指導(dǎo)，我們是最先做完實(shí)驗(yàn)的小組了。之后我們被不同的小組詢問。其實(shí)只要看看書就可以很順利做完實(shí)驗(yàn)，但是同學(xué)們做實(shí)驗(yàn)之前都沒有好好做實(shí)驗(yàn)預(yù)習(xí)報(bào)告。指導(dǎo)教師：吳建清 2012年10月19日成績實(shí)驗(yàn)八 8051/89c51核及片上系統(tǒng)設(shè)計(jì)基于8051單片機(jī)IP核的等精度頻率計(jì)單片機(jī)系統(tǒng)設(shè)計(jì)（LCD

30、顯示）實(shí)驗(yàn)室名稱：EDA技術(shù) 學(xué)時(shí)數(shù)：2節(jié)注：報(bào)告內(nèi)容根據(jù)具體實(shí)驗(yàn)課程或?qū)嶒?yàn)項(xiàng)目的要求確定，一般包括實(shí)驗(yàn)?zāi)康?、?shí)驗(yàn)儀器、原理摘要、數(shù)據(jù)記錄及結(jié)果分析等。如紙張不夠請(qǐng)自行加紙。一、實(shí)驗(yàn)?zāi)康牧私庖壕э@示器的使用方法，了解等精度頻率計(jì)原理，了解FPGA8051內(nèi)核及其外圍器件的基本結(jié)構(gòu)。二、實(shí)驗(yàn)內(nèi)容1、預(yù)習(xí)等精度頻率計(jì)/相位計(jì)設(shè)計(jì)和液晶顯示器的使用方法，詳細(xì)看教材P315P325和百度。2、按圖（1）在自己新建的工程中設(shè)計(jì)好電路圖。3、用C語言編程，設(shè)計(jì)單片機(jī)程序，完成與FPGA接口程序編寫；用Keil軟件編譯，并產(chǎn)生下載編譯代碼，后綴名為：.hex。4、鎖定引腳和硬件驗(yàn)證。建議選擇電路模式5，CL

31、K0接clock0，選擇20MHz；長跳線一端接clock0的16Hz，另一端接P180引腳，目的是提供要測(cè)量的輸入頻率。用14針排線連接好核心板和LCD模塊，核心板上的P197與LCD模塊接口的D6相連，P225與D7相連，然后依次順序連接好。按復(fù)位鍵，再按K13（任意波形，開發(fā)板左下角的4*4按鍵模塊）顯示要測(cè)的輸入頻率值； 按復(fù)位鍵，再按K12（顯示脈寬）；按復(fù)位鍵，再按K11（顯示占空比）。三、實(shí)驗(yàn)原理利用8051單片機(jī)核，能將圖（1）（課本P324圖10-17）中的主要元件集成在單片機(jī)FPGA中。圖（1）是一個(gè)含有等精度頻率計(jì)測(cè)試模塊的8051單片機(jī)系統(tǒng)，圖中ETESTER模塊的VH

32、DL程序參看課本P318（例10-39）。單片機(jī)時(shí)鐘由嵌入式鎖相環(huán)提供，設(shè)在40MHz。四、實(shí)驗(yàn)設(shè)計(jì)1、系統(tǒng)的原理框圖2、VHDL源程序LIBRARY ieee;USE ieee.std_logic_1164.all; LIBRARY work;ENTITY MCU8951 IS PORT(CLK : IN STD_LOGIC;TCLK : IN STD_LOGIC;RST : IN STD_LOGIC;MT : IN STD_LOGIC;NO : IN STD_LOGIC;P1 : INOUT STD_LOGIC_VECTOR(7 DOWNTO 0);P3I : IN STD_LOGIC_V

33、ECTOR(7 DOWNTO 0);P3O : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);POE : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END MCU8951;ARCHITECTURE bdf_type OF MCU8951 IS COMPONENT ftest1cPORT(BCLK : IN STD_LOGIC; TCLK : IN STD_LOGIC; CLR : IN STD_LOGIC; CL : IN STD_LOGIC; SPUL : IN STD_LOGIC; RST : IN STD_LOGIC; SEL : IN STD

34、_LOGIC_VECTOR(2 DOWNTO 0); START : OUT STD_LOGIC; EEND : OUT STD_LOGIC; DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END COMPONENT;COMPONENT pll50PORT(inclk0 : IN STD_LOGIC; c0 : OUT STD_LOGIC; c1 : OUT STD_LOGIC);END COMPONENT;COMPONENT rom4kbPORT(inclock : IN STD_LOGIC; address : IN STD_LOGIC_VECTOR(11

35、 DOWNTO 0); q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END COMPONENT;COMPONENT ram256PORT(wren : IN STD_LOGIC; inclock : IN STD_LOGIC; address : IN STD_LOGIC_VECTOR(7 DOWNTO 0); data : IN STD_LOGIC_VECTOR(7 DOWNTO 0); q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END COMPONENT;COMPONENT cpu8051v1PORT(MT : IN STD_L

36、OGIC; NO : IN STD_LOGIC; X1 : IN STD_LOGIC; X2 : IN STD_LOGIC; RESET : IN STD_LOGIC; NEA : IN STD_LOGIC; NESFR : IN STD_LOGIC; ALEI : IN STD_LOGIC; PSEI : IN STD_LOGIC; P0I : IN STD_LOGIC_VECTOR(7 DOWNTO 0); P1I : IN STD_LOGIC_VECTOR(7 DOWNTO 0); P2I : IN STD_LOGIC_VECTOR(7 DOWNTO 0); P3I : IN STD_L

37、OGIC_VECTOR(7 DOWNTO 0); RAMdaO : IN STD_LOGIC_VECTOR(7 DOWNTO 0); ROMdaO : IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT : OUT STD_LOGIC; NMOE : OUT STD_LOGIC; NMWE : OUT STD_LOGIC; DLM : OUT STD_LOGIC; ALE : OUT STD_LOGIC; PSEN : OUT STD_LOGIC; ALEN : OUT STD_LOGIC; FWE : OUT STD_LOGIC; FOE : OUT STD_LOGI

38、C; SFRWE : OUT STD_LOGIC; SFROE : OUT STD_LOGIC; IDLE : OUT STD_LOGIC; XOFF : OUT STD_LOGIC; P0E : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); P0O : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); P1E : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); P1O : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); P2E : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); P2O : O

39、UT STD_LOGIC_VECTOR(7 DOWNTO 0); P3E : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); P3O : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); POE : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); RAMadr : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); RAMdaI : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); ROMadr : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END COMPONENT;SIGN

40、ALBCLK : STD_LOGIC;SIGNALP0 : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNALP0I : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNALP1E : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNALP1I : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNALP1O : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNALP2I : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNALP3E : STD_LOGIC_VECTOR(7 DOWNT

41、O 0);SIGNALROMa : STD_LOGIC_VECTOR(15 DOWNTO 0);SIGNALRST1 : STD_LOGIC;SIGNALWEN : STD_LOGIC;SIGNALSYNTHESIZED_WIRE_0 : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNALSYNTHESIZED_WIRE_1 : STD_LOGIC;SIGNALSYNTHESIZED_WIRE_16 : STD_LOGIC;SIGNALSYNTHESIZED_WIRE_4 : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNALSYNTHESIZED_WI

42、RE_5 : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNALSYNTHESIZED_WIRE_8 : STD_LOGIC;SIGNALSYNTHESIZED_WIRE_17 : STD_LOGIC;SIGNALSYNTHESIZED_WIRE_13 : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNALSYNTHESIZED_WIRE_14 : STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNALSYNTHESIZED_WIRE_15 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN SYNTHESIZED_WIRE_17 BCLK, TCLK = TCLK, CLR = P0(0), CL = P0(1), SPUL = P0(2), RST = RST1, SEL = P0(6 DOWNTO 4),