XILINX時序約束使用指引中文翻譯

1、XILINX時序約束使用指南筆記（ UG612）第一章 第二章 第三章 第四章 第五章Ze/r' 、.、:第六章時序約束介紹時序約束方法時序約束原則在XST中指定時序約束在 Synplify 中指定時序約束方法時序約束分析1 / 162 / 16第一章 時序約束介紹基本的時序約束包括：“PERIOD Constraints”“OFFSET Constraints”FROM:TO(Multi-Cycle)約束”18 / 16第二章 時序約束方法1，簡介：2，基本的約束方法 根據(jù)覆蓋的路徑不同，時序要求變成一些不同的全局約束。 最普通的路徑類型包括：1，輸入路徑 2，同步元件到同步元件路徑

2、 3，指定路徑 4，輸出路徑XILINX的時序約束與每一種全局約束類型都有關。最有效的方法就是一開始就指定全局約束然后再加上指定路徑的約束。在很多案例中，只要全局約束就可滿足需求。FPGA器件執(zhí)行工具都是由指定的時序要求驅動的。如果時序約束過頭的話，就會導致 內存使用增加，工具運行時間增加。更重要的是，過約束還會導致性能下降。因此，推薦使 用實際設計要求的約束值。3，輸入時序約束輸入時序約束包括 2 種“系統(tǒng)同步輸入 ” “源同步輸入 ” 輸入時鐘約束覆蓋了輸入數(shù)據(jù)的FPGA外部引腳到獲取此數(shù)據(jù)的寄存器之間的路徑。輸入時鐘約束經常用"OFFSET I”勺束。指定輸入時鐘要求的最好方法

3、，取決于接口的類型（源/系統(tǒng)同步）和接口是 SDR還是DDR。OFFSET If定義了數(shù)據(jù)和在 FPGA引腳抓取此數(shù)據(jù)的時鐘沿之間的關系。在分析OFFSET IN約束時，時序分析工具自動將影響時鐘和數(shù)據(jù)延遲的因素考慮進去。這些因素包括：時鐘的頻率和相位轉換時鐘的不確定數(shù)據(jù)延遲調整除了自動調整，還可以在與接口時鐘相關的” PERIOD約束中另外增加時鐘不確定。關于增加”INPUT_JITTER的更多信息，參見第三章的 ”PERIOD ConstraintS'。OFFSET!N”與單輸入時鐘有關，默認情況下， OFFSETN約束覆蓋了從輸入 pad到內部 同步元件之間的所有路徑。用于抓取那

4、些從 pad 輸入的數(shù)據(jù)的同步元件由指定的 OFFSETIN 時鐘觸發(fā)。應用 OFFSET IN勺束被稱為”global”方法。這是指定輸入時序的最有效的方法。系統(tǒng)同步輸入在體統(tǒng)同步接口中，發(fā)送和抓取數(shù)據(jù)共用一個系統(tǒng)時鐘。板上的布線延遲和時鐘傾 斜限制了接口的工作頻率。更低的頻率也會導致系統(tǒng)同步輸入接口典型的采用SDR應用。系統(tǒng)同步SDR應用例子，見圖2-1。系統(tǒng)同步SDR應用中，在時鐘上升沿從源器件發(fā)送 數(shù)據(jù)，下一個時鐘上升沿在 FPGA中抓取數(shù)據(jù)。Figure 2-1： Simplified System Synchronous interface with sssaciated SDR

5、timinglunetCaolm全局”O(jiān)FFSETIN”約束是對一個系統(tǒng)同步接口指定輸入時序的最有效的方法。用這種方 法，對每一個系統(tǒng)同步輸入接口時鐘都定義了一個"OFFSET IN約束。這種單個約束覆蓋了所有被同步元件抓取到的輸入數(shù)據(jù)位的路徑，這些同步元件由指定輸入時鐘觸發(fā)。指定輸入時序：1, 定義接口相關的輸入時鐘的時鐘” PERIOD約束；2, 定義接口的全局"OFFSET IN約束；例子理想的系統(tǒng)同步 SDR接口的時序圖見圖 2-2。CaptLir帀口5*期*13Figure 2-2: Timing diagram for an ideal System Synch

6、ronous SDR interface全局"OFFSET IN約束是：OFFSET = IN <value> VALID <value> BEFORE clock;在”O(jiān)FFSETIN ”約束中，IN <value>決定了數(shù)據(jù)一開始有效的起始時間到抓取數(shù)據(jù)的時鐘 沿之間的時間。在這個系統(tǒng)同步例子中，數(shù)據(jù)在抓取數(shù)據(jù)的時鐘沿之前5ns有效。VALID<value>決定了數(shù)據(jù)有效時間。在這個例子中，數(shù)據(jù)有效時間為5ns。對這個例子，完整的"OFFSET IN約束和相關的PERIOD約束如下：NET'SysClkTNM_NE

7、T = Sysclk'TIMESPECTS_Sysclk = PERIODSysCIk 5ns HIGH 50%;OFFSET = IN 5ns VALID 5ns BEFORSysCIk;源同步輸入在源同步輸入接口中，會重新產生時鐘，重新生成的時鐘和數(shù)據(jù)從源器件從相似的路徑一起被傳送出去。這個時鐘然后會被用來在FPGA中抓取數(shù)據(jù)。電路板上的線路延時和板上的時鐘傾斜都不會再限制接口的運行頻率了。更高的頻率會導致源同步輸入接口典型的被應用為雙數(shù)據(jù)速率（DDR）的應用。典型的源同步DDR應用見圖2-3。在時鐘上升沿和下降沿都會從源器件發(fā)送數(shù)據(jù)。f >:Figure 2-3: Simp

8、lified Source Synchronous input interface with Associated DDR timing1riiX RMny Dau |raliiiy fMtd JX 11(349全局”0FFSETIN”約束是對源同步接口指定輸入時序的最有效的方法。在DDR接口，為每一個輸入接口時鐘的沿都會定義OFFSET IN約束。這些約束覆蓋了輸入數(shù)據(jù)位的路徑，這些數(shù)據(jù)由指定輸入時鐘沿的觸發(fā)的寄存器來抓取。要指定輸入時序必須：1，為接口相關的輸入時鐘，定義時鐘PERIOD約束；2，為接口上升沿定義全局OFFSET IN約束；3，為接口下降沿定義全局OFFSET IN約束；例

9、源同步DDR接口的時序圖見圖 2-4，接口時鐘是周期為 5ns占空比為50%的時鐘。數(shù)據(jù) 的每一位在半個周期內都有效。SyeC*1I9FFSETI叫-OFFSET IN| =1 衛(wèi)5 ns i=1.25 nsIDami»1ataiiiiVALID 工 2.5 ns 11VALID - 2.5耳Figure2-4: Timing diagram for ideal Source Synchronous DDR對DDR全局OFFSET IN的約束如下：OFFSET = IN<value> VALID<value>BEFORE clock RISING;OFFSET

10、 = IN<value>VALID<value>BEFORE clock FALLING;在OFFSET IN勺束中，OFFSET = IN<value決定了從抓取時鐘的時鐘沿到數(shù)據(jù)開始有效的 時間點之間的時間段。以此源同步輸入為例，上升沿傳送的數(shù)據(jù)在時鐘上升沿之前1.25 ns有效。同樣下降沿傳送的數(shù)據(jù)在時鐘下降沿之前1.25ns有效。在 OFFSETIN約束中，VALIDvvalue定了數(shù)據(jù)的有效時間。在這個例子中，上升沿和下降沿的數(shù)據(jù)都保持了2.5 ns。此例中，OFFSET IN和與之相關的 PERIOD約束如下:NET SysCLKTNM_NET = S

11、ysCLK;TIMESPEC TS_SysClk = PERIOD SysCIk' 5ns HIGH 50%;OFFSET = IN 1.25ns VALID 2.5ns BEFORSysCIk' RISING;OFFSET = IN 1.25 ns VALID 2.5 ns BEFORsCIk FALLING;4寄存器到寄存器時序約束寄存器到寄存器或者“同步元件到同步元件”的路徑約束覆蓋了內部寄存器之間的同步 數(shù)據(jù)路徑。PERIOD約束包含以下方面：1，定義了時鐘域的時序要求；2，分析單時鐘域里的路徑；3，分析相關時鐘域里的所有路徑4，考慮不同時鐘域中所有的頻率，相位和時鐘不

12、確定性的不同點。約束同步時鐘域的應用和方法有以下幾種，這些策略包括：1，“自動相關同步 DCM/PLL時鐘域”2, “手動相關同步時鐘域”3, “異步時鐘域”通過允許工具自動創(chuàng)造DLL/DCM/PLL和輸出時鐘之間的關系，和手動定義外部相關時鐘之間關系，所有同步跨時鐘域路徑都有合適的約束覆蓋，和合理的分析。使用這些方法進行PERIOD約束就免去了額外的跨時鐘域約束的必要。自動相關同步DCM/PLLM鐘域時鐘電路最普通的形式是下面之一：1，輸入時鐘連接 DLL/DCM/PLL;2，輸出用來作為期間內部同步路徑的時鐘在這個例子中，推薦對連接到DLL/DCM/PLL的輸入時鐘做 PERIOD約束。通

13、過對輸入時鐘進行 PERIOD約束，XILINX工具自動：1，自動給每一個 DLL/DCM/PLL的輸出時鐘派生出一個新的PERIOD約束；2，決定了輸出時鐘域之間的時鐘關系，自動分析這些時鐘域自己的任何路徑例輸入時鐘驅動 DCM的電路如圖2-5 ；PERIOD = 5ns !OFFSET I叫| =1.25 ns i1 =L25 nsiiJData)DataI1.11L11!(Data)(DatajVALID = 2.5 rs VALID = 2.5 ns Figure 2-5: The input clock ol the design goes to a DCM example本例的PE

14、RIOD約束語法如下:NET'ClockName” TNM_NET = TNM_NET_Name”TIMESPEC TS_name" = PERIODTNM_NET_Name” PeriodValue HIGH HighValue%;在PERIOD約束中，”PeriodValue”定義了時鐘周期的有效時間。在本例中，DCM的輸入時鐘周期為5ns?！盚ighValue”表示時鐘波形為“ HIGH'在一個時鐘周期中所占的百分比。 本例的語法如下：NET “ ClkI n”TNM_NET = ClkIn ”；TIMESPEC TS_Clklr” = PERIOD ClkIn

15、” 5 ns HIGH 50%;基于以上給出的輸入時鐘PERIOD約束，DCM自動：1，為DCM輸出創(chuàng)造2個時鐘約束2,在2個時鐘域之間分析性能手動相關同步時鐘域在某些情況下，同步時鐘域之間關系不能由工具自動指定。例如，當相關的時鐘從兩個獨立的引腳進入 FPGA時，碰到這種情況，XILINX推薦你用下面的步驟：1 ,為每一個輸入時鐘定義 PERIOD約束；2,手動定義時鐘之間關系；一旦你定義了手動關系，兩個同步域之間的所有路徑都會被自動分析。分析將會把所有的，頻率，相位和不確定信息考慮進去。XILINX約束系統(tǒng)允許使用包含時鐘頻率和相位傳送的PERIOD約束來定義時鐘域之間complex ma

16、nual relationship。如果要使用 PERIOD約束來定義時鐘域之間的complex manual relationship，需要：1, 為主時鐘定義 PERIOD約束；2, 以第一個PERIOD約束作為參考，為相關時鐘定義PERIOD約束； 兩個相關的時鐘從 2個獨立的引腳進入 FPGA見圖2-61, clk1x是主時鐘TransnrtQK1XCJJhJCtEO2, clk2x180是相關時鐘r*PBUDDiM !IIIII*GopLireFigure 2-6： Two related clocks entering the FPGA device through sepa ra

17、le externalpins本例的PERIOD約束語法如下:NET'PrimaryClock” TNM_NET = TNM_Primary ”；NET'RelatedClock” TNM_NET = TNM_Related ”；TIMESPEC TS_primary” = PERIOD TNM_Primary ” PeriodValue HIGH HighValue%; TIMESPECTS_related” = PERIOD TNM_Related ” TS_Primary_relation PHASE value;在related PERIOD定義中，PERIOD值被定義

18、為與主時鐘的一個時間單元 （period ）關系。 這種關系以主時鐘 TIMESPEC勺形式表達。在本例中，CLK2X180的頻率是CLK1X的2倍，這 就導致PERIOD是其一半。在related PERIOD定義中，相位值定義了源時鐘和相關時鐘在上升時鐘沿的時間差異。在本例中，因為CLK2X180時鐘是180度相移，所以上升沿比主時鐘的上升沿晚1.25ns。本例的約束語法如下：NET'ClklX'TNM_NET = ClklX”NET Clk2X180” TNM_NET = Clk2X180”TIMESPEC TS_ClklX = PERIOD ClklX” 5 ns;TI

19、MESPEC TS_Clk2X18C” = PERIODCIk2X180” TS_Clk1X2 PHASE +1.25 ns;異步時鐘域異步時鐘域是指那些源和目的時鐘頻率或者相位關系不同的時鐘域。因為時鐘不相關， 所以無法決定setup和hold時鐘分析的最終關系。 鑒于此，XILINX推薦使用合適的異步設計 技術來確保能夠成功抓取數(shù)據(jù)。合適的異步設計技術的例子是用FIFO來抓取異步時鐘域之間的傳輸數(shù)據(jù)。如果沒有特別要求， 可以不用考慮時鐘路徑評論或相位關系，而在封閉的區(qū)域中約束最大數(shù)據(jù)路徑延遲。XILINX約束系統(tǒng)允許不用考慮源和目的時鐘的頻率和相位關系來約束最大數(shù)據(jù)路徑延 遲。這個要求用帶

20、”DATAPATHONL、關鍵詞的FROM-TO約束來指定。不用考慮源和目的時鐘頻率和相位關系的最大路徑延時約束如下：1，為源同步元件定義時鐘組；2，為目的同步元件定義時鐘組；3，用帶”DATAPATHONL”鍵詞的FROM-TO在兩個時鐘組之間定義最大數(shù)據(jù)路徑延時; 例子兩個不相關的時鐘從外部2根獨立的管腳進入 FPGA如下圖1，CLKA是源時鐘2，CLKB是目的時鐘XII0&3Figuro2-7: Two unrelated clocks entering the FPGA dovlco through separateexternal pins這個例子的語法如下：NET CLKA

21、” TNM_NET = FFS GRP_A;NET'CLKB TNM_NET = FFSGRP_B'TIMESPEC TS_Example = FROM GRP_A' TO"GRP_B 5ns DATAPATHONLY;5,輸出時序約束輸出時序覆蓋了，從 FPGA內部寄存器到FPGA外部管腳之間的數(shù)據(jù)路徑。OFFSETOUT約束指定了輸出時序。指定輸出時序要求的最好方式取決于type （源/系統(tǒng)同步）和接口的SDR/DDROFFSET OUT定義了從FPGA發(fā)送的數(shù)據(jù)的最大允許時間。輸出延時路徑從FPGA的輸入時鐘管腳開始，通過輸出寄存器到FPGA的數(shù)據(jù)管腳。

22、見圖2-8。Figure 2-8: Output-timing conslralnt& from Inpul clock pad lo tho output data padXI10M當分析OFFSET OUT勺束時，時序工具自動將影響時鐘延遲和數(shù)據(jù)路徑的內部因素考慮進去。這些因素包括:1, 時鐘的頻率和相位變化2, 時鐘的不確定性3, 數(shù)據(jù)路徑延遲調整系統(tǒng)同步輸出系統(tǒng)同步輸出接口中，一個共同的系統(tǒng)時鐘既用來傳輸也用來抓取數(shù)據(jù)。因為這個接口使用一個共同的系統(tǒng)時鐘,FPGA只發(fā)送數(shù)據(jù)。Figure 2-9. Simplified System Synchronous output int

23、erface with associated SDR timingri-gn&Tdi ElXlH i1匕口如果必須約束這些路徑，全局OFFSET OUT勺束是指定系統(tǒng)同步接口輸出時序的最有效的方式。這個單約束覆蓋了所有從寄存器輸出的數(shù)據(jù)的路徑，這些寄存器是由指定的輸入時鐘觸發(fā)的。要指定這些輸出時序需：1, 為輸出時鐘定義時鐘名稱 （TNM）來創(chuàng)建個時鐘組，這個組包含了所有由輸入時鐘觸 發(fā)的輸出寄存器。2, 定義接口的全局 OFFSET OUT勺束。例系統(tǒng)同步SDR輸出接口的時序圖見圖 2-10。此例中的數(shù)據(jù)必須在輸入時鐘沿最長5ns之后有效。Figure 2-10: Timing di

24、agram for System Syrchronous SDR output interface系統(tǒng)同步接口的全局 OFFSET OU語法如下：akin1:OFFSET OLT ftFT=H Sns1恥怙11加2J ValdOahInput Cl wk Edg*KT1t56OFFSET = OUT value AFTER clock;OFFSET OUT勺束中，OFFSET = OUT <value決定了從FPGA輸入端口時鐘上升沿到 FPGA 輸出端口數(shù)據(jù)開始有效的最大時間。在此系統(tǒng)同步例子中， 輸出數(shù)據(jù)最多在輸入時鐘邊沿的5ns之后有效。本例，完整的 OFFSET OUT勺束如下：

25、NET'Clkl n”TNM_NET = Clkl n”O(jiān)FFSET = OUT 5ns AFTEfClkI n”源同步輸出FPGAClklriCKtnaouCkala 1源同步輸出接口內會重新生成時鐘，新生成的時鐘和數(shù)據(jù)一起從 FPGA送出。接口的性 能主要由系統(tǒng)噪聲和新生成的時鐘和數(shù)據(jù)位之間的傾斜限制。 在本接口中，從輸入時鐘邊沿 到輸出數(shù)據(jù)有效開始， 這段時間沒有輸出數(shù)據(jù)位之間的傾斜重要， 在大部分的例子中， 可以 不約束它。Figure2-th Simplified Source Synchronous output interfaee with asocited DDRtim

26、ing在DDR接口，輸全局OFFSET OU約束是對源同步接口指定輸出時序的最有效的方法。出接口時鐘的每一個沿都指定了OFFSET OUT勺束。這些約束覆蓋了所有又觸發(fā)器傳輸?shù)臄?shù)據(jù)位的所有路徑，這些觸發(fā)器由指定輸出時鐘沿觸發(fā)。欲指定輸入時序需：1,為輸出時鐘定義個時鐘名(鐘觸發(fā)的寄存器；TNM)來創(chuàng)建一個時鐘組，這個組包含了所有由輸出時2,為接口時鐘上升沿定義全局OFFSET OUT勺束；3,為接口時鐘下降沿定義全局OFFSET OUT勺束；例子理想的源同步 DDR接口時序圖見圖 2-12。I- PERIOD >SysCIkOFFSET IN ；! OrrSET IN|i =1.25ts

27、 ii =l2&ns iIII-1i1Data 1)DateI111Data 21OatsDataJ11iVALID = 2,5 ns -i1p一VA_ID=2.5 (is-JFiqure 2Q2: Timing diagram for an ideal Source Synchronous DDR在OFFSETOUT約束中，OFFSET= OUT<value>決定了從輸入時鐘端口的上升沿到FPGA輸出端口數(shù)據(jù)開始有效之間的最大時間。當<value>從OFFSET OUT勺束忽略掉的時候，報告輸出總線傾斜的約束變成了report-only specificati

28、on。關鍵詞REFERENCE_PI定義重新生成的輸出時鐘作為參考點，而輸出數(shù)據(jù)管腳傾斜的報告就是根據(jù)這個參考點生成的。對于本例，時鐘上升沿和下降沿的完整的OFFSET OUT勺束如下：NET CLKIr”'TNM_NET = ClkIn”；OFFSET = OUT AFTEFClkIn” REFERENCE_PlhClkOut” RISING;OFFSET = OUT AFTEFClkIn” REFERENCE_PlhClkOut” FALLING;6,時序異常用輸入，寄存器-寄存器，和輸出時序的全局約束，或許可以約束大部分的路徑。在特 定的例子中，全局約束規(guī)則不適合某些特定的少數(shù)路

29、徑。異常的最普遍的形式是：False Paths'Multi-Cycle PathsFalse Paths在某些情況下，如果你確定某些路徑不會影響時序性能，那么你就會想將這些路徑從時序約束中移除出去。最常用的方法是用帶有 timing ignore (TIG)關鍵詞的FROM-TO約束。這允許你去：1, 在一個源時鐘組中指定一組寄存器2, 在一個目的時鐘組中指定一組寄存器3, 自動將這些時鐘組之間的所有路徑從分析中移除掉要用這種方法來指定 timing ignore(TIG)約束，定義：1, 源時鐘組的一組寄存器2, 目的時鐘組的一組寄存器3, 帶有TIG關鍵詞的FROM-TO約束移除

30、兩個時鐘組之間的路徑例子假設兩個寄存器之間的路徑并不影響設計的時序，希望將這條路徑移除掉。 見圖2-13Figure 2-13: Path between two registers that does not affect the tiining of the design兩個時鐘組之間定義一個 TIG的通用語法如下：TIMESPEC TSid” = FROM SRC_GRPTO ”DST_GRP TIG; 在FROM-TO TIG例子中，SRC_GRP定義了一組源寄存器，這組寄存器是這條時序路徑的起點。 DST_GRP定義了一組目的寄存器，這組寄存器是這條時序路徑的終點。所有從SRC_GR

31、P開始到DST_GRP結束的路徑都被忽略了。本例的語法如下：NET CLK1' TNM_NET = FFS GRP_1”NET CLK2' TNM_NET = FFS'GRP_2” TIMESPEC TS_Example = FROMGRP_1' TO GRP_2' TIG;多周期路徑在多周期路徑中，數(shù)據(jù)以低于PERIOD定義的時鐘頻率從源同步元件傳輸?shù)侥康耐皆?。當同步元件用一個共同的時鐘使能信號作為門控時，上面這種情況最常見。 通過定義一個多周期路徑，這些同步元件的時序約束將比默認的PERIOD約束寬松。多周期路徑約束可以考慮PERIOD約束標識符

32、(TS_clk125)X時鐘周期的數(shù)量(TS_clk125*3)。執(zhí)行工具然后就能夠 合理的分配執(zhí)行這些路徑的優(yōu)先級。指定一組多周期路徑的共同方法是用時鐘使能信號定義一個時鐘組。這允許你：1, 用一個公用的時鐘使能信號定義一個包含了源和目的同步元件的時鐘組。2, 自動將多周期約束應用到這些同步元件之間的所有路徑如果要用這種方法指定 FROM:TO侈周期)約束，需要定義：1, 公用時鐘域的PERIOD約束；2, 基于公用時鐘使能信號的一組寄存器；3, 描述新的時鐘需求的 FROM:TO侈周期)約束 例子圖2-14顯示了一種假想的情況。在這種情況下兩個寄存器共用一個時鐘使能信號。在 本例中，時鐘使

33、能信號的切換頻率是參考時鐘頻率的一半。Figure2-14: Path between two registers clocked by a common clock unable signal在不同時鐘組之間定義多周期路徑的通用語法如下：TIMESPECTSid” = FROM MC_GRP'TO MC_GRP'<value>在FROM:TO （多周期）的例子中，MC_GRP定義了一組由公用時鐘驅動的寄存器。所有從MC_GRP開始到MC_GRP結束的路徑，可以應用多周期時序要求。進出MC_GRP的路徑可以用合適的PERIOD勺束來分析。本例約束的語法如下：NET&

34、#39;CLK1'TNM_NET = CLK1”；TIMESPEC TS_CLK1 = PERIOD CLK1' 5ns HIGH 50%;NET'Enable” TNM_NET = FFS MC_GRP'TIMESPEC TS_Example = FROMMC_GRP' TO MC_GRP' TS_CLK1*2;第三章 時序約束原則 本章討論了時序約束的根本，包括：“PERIOD Constraints”“OFFSET Constraints”“FROM:TO (Multi-Cycle) Constraints ” 為了更好的理解約束系統(tǒng)子系統(tǒng)，討論了組元件的能力。這一章包括：“約束系統(tǒng)“約束優(yōu)先級“時序約束“時序約束語法“建立時序約束“ 約束系統(tǒng)這部分討論了約束系統(tǒng)，包含以下內容： “約束系統(tǒng)