EDAII實驗報告—多功能數字鐘2_南京理工大學

1、南京理工大學 電光學院EDA設計實驗報告多功能數字鐘設計 姓名： 學號：11042203* 指導老師：姜萍 完成時間：2013年12月目錄一、實驗內容及要求5二、電路設計原理 5三、各子模塊設計71、脈沖信號發(fā)生電路72、計時電路103、譯碼顯示電路 154、校分(時)電路 165、保持電路和清零電路186、整點報時電路 187、最終的時鐘電路19四、調試仿真和編程下載 20五、實驗總結 21附錄、 參考文獻23摘要：數字鐘已經成為我們生活中不可或缺的一部分。本文的內容便是多功能數字鐘的設計，其具有24小時計時，調整時間，時間清零，時間保持，整點報時的功能。首先文章介紹了實驗的內容和要求，并對

2、多功能數字鐘的設計原理進行了介紹。實驗采用分模塊設計最終整合的方法，對每一個模塊進行封裝，最終整合成一個總體的實驗電路，完成多功能數字鐘所要求的功能。接著文章介紹了具體的試驗方法和步驟。我們利用可編程邏輯器件，在QuartusII軟件上進行設計，實現多功能，這就是所謂的FPGA。我們先是設計分頻電路，對實驗箱上的48MHZ信號進行分頻得到所需信號，接著設計計時和譯碼顯示電路，利用軟件的仿真功能驗證模塊設計的正確性。然后分別設計校分校時電路，保持清零電路，整點報時電路模塊，仿真驗證模塊的正確性。最后將各個模塊整合，組合成完整的數字鐘電路。最后在對電路的引腳進行分配后，下載到SmartSOPC試驗

3、系統(tǒng)中，驗證電路的設計是否正確。 關鍵詞：數字鐘，FPGA ，QuartusII，SmartSOPC，分模塊設計Summary：Digital clock has been an necessary part of our daily life.The content of this essay is the design of multi-function digital clock, which has the functions of 24-hour timer,time adjustment, time cleared, the time to maintain, the whole

4、point timekeeping and alarm.First,the content and demands of experiment is presented in the essay,the design principle of multi-function digital clock is also introduced.The method of module integration after designing and simulating each module is taken to implement the experiment.After packaging a

5、ll module,all the modules are integrated to realize the final electric circuits,implementing all the demands of multi-function digital clock design.Second,the method and steps of the experiment is presented.Using programmable logic devices,the electric circuits are designed in software QuartusII to

6、realize the multi-function,which is called FPGA. Firstly, the frequency dividing circuit is designed to get the frequency required by dividing the frequency of 48MHZ from the experiment box.Then,the timing circuit and decoding-and-display circuit are also designed,which are all simulated in software

7、 to test their validity.After all,the time adjustment circuit,the time maintain circuit,the time cleared circuit and the alarm circuit are also designed,which are simulated in the software to test their correctness.After packaging all the circuits into modules,the modules are integrated to finish th

8、e multi-function digital clock design.Last,the final circuit is downloaded to the SmartSOPC experiment system to test its validity after assigning all the pins of the final circuits.Keywords:digital clock, FPGA ，QuartusII，SmartSOPC，points module design一、實驗內容及要求1、實驗內容：利用QuartusII軟件設計一個數字鐘，并下載到SmartSO

9、PC實驗系統(tǒng)中。 題目簡介：設計一個數字計時器，可以完成00:00:00到23:59:59的計時功能，并在控制電路的作用下具有保持、清零、快速校時、快速校分、整點報時等功能。 2、設計基本要求： （1）能進行正常的時、分、秒計時功能； （2）分別由6個數碼管顯示時分秒的計時； （3）K1是系統(tǒng)的使能開關（K1=0正常工作，K1=1時鐘保持不變）； （4）K2是系統(tǒng)的清零開關（K2=0正常工作，K2=1時鐘的分秒全清零）； （5）K3是系統(tǒng)的較時開關（K3=0正常工作，K3=1時可以快速較分）； （6）K4是系統(tǒng)的校分開關（K4=0正常工作，K4=1時可以快速較分）。 設計提高要求： 使時鐘具有

10、整點報時功能（當時鐘計到5953”時開始報時，在5953”, 5955”,5957” 時報時頻率為500Hz,5959”時報時頻率為1KHz, ）；率為1KHz）。二、電路設計原理數字鐘的基本功能是計時電路，因此必須獲得足夠精確振蕩時間的脈振信號，以此作為計時電路的基礎，實驗中提供的振蕩頻率源為48MHZ，通過程序分頻獲得所需脈沖頻率（1Hz,500Hz,1KHz）。為產生秒位，設計一個模60計數器，對1HZ的頻率進行秒計數，分別產生秒個位和十位；為產生分位，通過秒位的進位控制分的模60計數器的使能端，分位也由模60計數器構成；為產生時位，通過分位的進位控制時的模24計數器的使能端，時位由模2

11、4計數器構成。顯示功能是通過數值選擇器器、譯碼器、碼轉換器和7段顯示管實現的。校分校時功能由防抖動開關（D觸發(fā)器）、邏輯門電路實現。其基本原理是通過邏輯門電路控制分計數器的使能端，當校分校時開關斷開時，使能端由低位計數器提供；當按下校分校時開通時，分計數器的使能端處于高電平，使計數器在1HZ脈沖驅動下可快速計數。為實現穩(wěn)定調節(jié)時，采用防抖動開關（由D觸發(fā)器實現）克服開關接通或斷開過程中產生的一串脈沖式振動。保持功能是通過邏輯門和防抖動開關（由D觸發(fā)器實現）控制秒計數器的使能端實現的。正常情況下，開關不影響秒計數器的使能端即秒正常計數，當按下開關后，使能端為低電平，秒計數器處于不工作狀態(tài)從而實現

12、計時保持功能。清零功能是通過控制計數電路模塊的清零端的高低電平來實現的。只需使清零開關按下時計時模塊內各個模塊計數器的清零端均接入有效電平，而清零開關接低電平時各清零端均為無效狀態(tài)。整點報時功能可以通過組合邏輯電路實現。當計數器的各位呈現特定的電平時，可以選通特定的與門和或門，將指定的頻率信號送入蜂鳴器中，實現在規(guī)定的時刻以指定頻率發(fā)音報時。圖1各單元功能簡述：1、脈沖信號發(fā)生器：為計時電路提供計數時鐘脈沖，需要產生出一個秒脈沖，即振蕩頻率為1Hz的脈沖信號；為報時電路提供500Hz、1KHz的信號；為校分(時)電路提供1Hz的信號；為鬧鐘電路提供1KHz的信號。由于實驗板上只能提供頻率為48

13、MH的系統(tǒng)時鐘信號，所以首先要將系統(tǒng)時鐘進行分頻才能得到相應頻率的時鐘信號。電路由48分頻電路，5000分頻電路和2分頻電路組合封裝而成，形成48M的分頻電路。2、計時電路：完成00時00分00秒23時59分59秒的計時功能。利用多片十進制計數器74160組成模24和模60的計數器，作為數字鐘的小時、分和秒。3、譯碼顯示電路：通過顯示譯碼器7447和譯碼器74138的作用使計數器的輸出端信號在六個LED數碼管分別顯示時十位、時個位、分十位、分個位、秒十位及秒個位。顯示譯碼器7447選擇七段數碼管的7個段碼，譯碼器74138選擇數碼管的位碼，通過1KHz的高頻率輸入實現動態(tài)顯示。4、校分(時)電

14、路：引入1Hz的脈沖信號直接在分（時）位計數，實現快速校分(時)的功能，并由開關分別控制。5、清零電路：任意時刻通過開關實現手動清零；實現開機自動清零；顯示時間到23時59分59秒時電路自動清零。6、保持電路：通過開關控制時、分、秒各位均保持在當前狀態(tài)，不隨輸入脈沖信號變化。7、整點報時電路：分別在各小時的59分53秒，59分55秒，59分57秒三個時刻報出一個頻率為512Hz的低音，在59分59秒報出一個頻率為1KHz的高音。三、各子模塊設計1、脈沖信號發(fā)生電路實驗所需的信號頻率為1KHZ，500HZ和1HZ，而實驗箱上提供的信號的頻率為48MHZ，分頻電路將實驗箱提供的48MHz的頻率分頻

15、成1Hz（供計數時鐘），500Hz，1KHz（供整點報時用），具體電路如下所示：模48分頻電路 其輸出的1MHz波形如下圖所示：封裝后模塊為: 模1000/10002分頻電路其輸出波形1Hz如圖所示：封裝后模塊為：（3）2分頻電路利用JK觸發(fā)器連接成T觸發(fā)器，形成一個2分頻電路。如下圖所示：其輸出波形如圖所示：封裝后模塊為：（4）脈沖信號發(fā)生電路總分頻設計電路封裝后模塊為：2、 計時電路 計時電路由秒位模60計數器，分位模60計數器，模24計數器構成。三個計數器采用同一個時鐘端輸入，但是將前一級的置數信號作為下一級的使能信號，這樣便實現了計數器的計數功能，使得59秒時讓分位模60計數器正常工作

16、，實現了60的進位。同理可得24計數器的使能端是由59分59秒時產生使能信號讓其正常工作，最終完成24小時的計數。（1） 模60計數器 時鐘能夠產生時間前進是對秒脈沖計數產生形成的，為了形成時分秒，需要秒進位信號對分計數器使能從而產生分，分進位信號對時計數計數器使能產生時信號。秒和分均為60進制，時為24進制，所以需要有模60和模24計數器。計時電路示意如下：1Hz秒個位秒十位分個位分十位時個位時十位模60計數器由兩個74160構成，由于分和秒的計數方法不同所以分別制作分和秒的模60計數器。秒位模60的計數器的組成如圖所示：仿真波形：封裝后的模塊為：分位模60計數器如圖所示：原理同秒模60計數

17、器相同，只不過置數信號多了秒的59分量。其他部分與秒位模60計數器相同。封裝后模塊如下：（2）模24計數器模24計數器用兩片74160構成，同時置數的信號由本身的23和前面的分59和秒59構成。如圖所示：仿真波形：封裝后的模塊為： 計時電路總電路封裝后的模塊為：仿真波形3、譯碼顯示電路譯碼顯示電路原理框圖如下： 顯示電路主要由數據選擇器74151、譯碼器74138、計數器、顯示譯碼器7447和數碼顯示管組成計數器74160設計為模7的循環(huán)計數器，其輸出既作為4片74151的控制端，又作為38譯碼器74138的控制端。當計數器計數到某一個數值時，四片74151同時選取對應位的輸入組成計時器某一位

18、的BCD編碼，接入顯示譯碼器7447，與此同時根據計數器的數值，74138譯碼器也通過數碼管的使能端選擇對應位有效，從而在實驗箱上顯現數據。掃描的頻率為1KHz,因為人眼的視覺停留，會感覺七個數碼管同時顯示。譯碼顯示電路如圖所示：封裝后的顯示模塊為：4、校分電路校分校時電路采用的方法是，將原本計數電路中的分位和時位的模60計數器和模24計數器的使能端直接置1，使得原本采用同步時鐘信號進行計數的計數器直接進行計數，每一秒計一次數，而不是通過前一級計數器電路的置數端信號來產生使能信號使其計數，這樣便實現了校分和校時的功能。所以在電路中只需將原本的進位使能信號與校分校時開關信號相或，便可以實現此功能

19、。如圖22中的計時電路所示。但是這種校分方法會是電路計時產生一個錯誤，原本分位模60計數器需要在59分59秒時產生置數清零信號來使分的十位清零，但是由于在校分過程中，秒位仍然是不停地在計數，無法同時達到59分和59秒的情況，會導致分的十位會不斷計數下去，而不是在59的時候變?yōu)?0，而是往下計數，變成60后繼續(xù)進行計數。所以要對原來的模60分位計數器和時位模24計數器電路進行改進。改進的方法是：對分的十位的74160的計數器的置數端進行改進，如圖所示，將59分時產生的二進制信號與校分開關進行與非操作，再與原來的59分59秒產生的二進制信號相與，獲得分十位的計數器的置數信號。這樣在不校分時，計數器

20、仍然會正常工作，在校分情況下，只需分位達到59分時，便會同樣產生0信號使分十位清零。同理可得模24計數器電路的改進方法如圖所示。5、保持電路和清零電路保持電路負責實現數字鐘計時保持功能：K=0時電路正常工作，K=1時電路計數保持不變。利用74160本身自帶的使能端即可實現。ENP=1時電路正常工作，ENP=0時電路保持不變。所以將使能開關加入非門后接入第一個計數器的ENP端即可，當第一個計數器保持是，便不會產生進位信號使下面的計數器計數，使所有的計數器都保持。清零電路有兩層含義，一是開機清零，即開機時從零開始計數；二是將清零開關打至清零狀態(tài)，電路中所有計數器均清零。因為十進制計數器74160本

21、身帶有清零開關，因此可用一個開關直接控制各個計數器的清零端即可。實驗要求K=0時正常工作，K=1時時分秒各位清零。因此需將開關接非門之后再接到計數器清零端。6、整點報時電路當計時到5953”, 5955”,5957”時，分別發(fā)出一聲較低的蜂鳴聲（500hz）；當計時到5959”時，發(fā)出一聲較高的蜂鳴聲（1khz）。5953”對應的四個輸出分別為：0101，1001，0101, 0011；5955”對應的四個輸出分別為：0101，1001，0101, 0101；5957”對應的四個輸出分別為：0101，1001，0101, 0111；5959”對應的四個輸出分別為：0101，1001，0101，1001；可見，報時功能選擇出的高電平輸出端的分十位，分個位，秒十位均是相同的，即0101，1001，0101；但秒個位是不同的，對應于0011,0101,0111輸出的是500hz的頻率。設使蜂鳴器發(fā)出低音的500Hz信號為f3，使蜂鳴器發(fā)出高音的1000Hz信號為f4，則可以確定蜂鳴器的輸