集成電路版圖基礎(chǔ)知識(shí)練習(xí)

1、一、 填空1. ls (填寫(xiě)參數(shù))命令用于顯示隱藏文件。（-a）2. 進(jìn)入當(dāng)前目錄的父目錄的命令為 (%cd .)3. 查看當(dāng)前工作目錄的命令為： （%pwd）4. 目錄/home/www/uuu已建立，當(dāng)前工作目錄為/home/www，采用絕對(duì)路徑進(jìn)入/home/www/uuu的命令為： （%cd /home/www/uuu）5. 假設(shè)對(duì)letter文件有操作權(quán)限，命令%chmod a+rw letter會(huì)產(chǎn)生什么結(jié)果：（對(duì)所有的用戶(hù)增加讀寫(xiě)權(quán)限。）6. 顯示當(dāng)前時(shí)間的命令為： （%date）7. 打開(kāi)系統(tǒng)管理窗口的命令為： （%admintool）8. 與IP地址為0

2、的主機(jī)建立FTP連接的命令為： （%ftp 0 or %ftp %open 0）9. 建立FTP連接后，接收單個(gè)文件的命令為： （%get ）10. 建立FTP連接后，發(fā)送多個(gè)文件的命令為： （%mput ）11. 有一種稱(chēng)為0.13um 2P5M CMOS單井工藝, 它的特征線(xiàn)寬為_(kāi)，互連層共有_層，其電路類(lèi)型為_(kāi)。0.13um 7 CMOS12. 請(qǐng)根據(jù)實(shí)際的制造過(guò)程排列如下各選項(xiàng)的順序：a.生成多晶硅b.確定井的位置和大小c.定義擴(kuò)散區(qū)，生成源漏區(qū)d.確定有源區(qū)的位置和大小e.確定過(guò)孔位置正確的順序?yàn)椋篲 _。bdace13. 集成電路中的電阻

3、主要有_, _, _三種。井電阻，擴(kuò)散電阻，多晶電阻14. 為方便版圖繪制，通常將Contact獨(dú)立做成一個(gè)單元，并以實(shí)例的方式調(diào)用。若該Contact單元稱(chēng)為P型Contact，由4個(gè)層次構(gòu)成，則該四個(gè)層次分別為：_，_, _, _. active, P+ diffusion, contact, metal.15. CMOS工藝中，之所以要將襯底或井接到電源或地上，是因?yàn)開(kāi)。報(bào)證PN結(jié)反偏，使MOS器件能夠正常工作。16. 版圖驗(yàn)證主要包括三方面：_，_，_; 完成該功能的Cadence工具主要有（列舉出兩個(gè)）：_，_。DRC, LVS, ERC, Diva, Dracula17. 造成版圖

4、不匹配的因數(shù)主要來(lái)自?xún)蓚€(gè)方面：一是制造工藝引起的，另一個(gè)是_;后者又可以進(jìn)一步細(xì)分為兩個(gè)方面：_，_。片上環(huán)境波動(dòng)，溫度波動(dòng)，電壓波動(dòng)。18. DRC包括幾種常見(jiàn)的類(lèi)型，如最大面積（Maximum Dimension），最小延伸（Minimum Extension），此外還有_，_，_。最小間距，最小寬度，最小包圍（Minimum Enclosure）。19. 減少天線(xiàn)效應(yīng)的三種方法有：_，_，_。插入二極管，插入緩沖器，Jumper (或者，通過(guò)不同的金屬層繞線(xiàn))。20. 由于EDA工具的不統(tǒng)一，出現(xiàn)了各種不同的文件格式，如LEF, DEF等，業(yè)界公認(rèn)的Tape out的文件格式為 _，它不

5、可以通過(guò)文本編輯器查看，因?yàn)樗莀（文件類(lèi)型）。GDSII， 流文件。21. 根據(jù)的馮.諾依曼的“101頁(yè)報(bào)告”，計(jì)算機(jī)的五大部件是：輸入裝置、_、_、_、輸出裝置。邏輯部件、運(yùn)算部件、存儲(chǔ)器22. 流水線(xiàn)中可能存在三種沖突，它們是：_、_、_，從而造成流水線(xiàn)停頓，使流水線(xiàn)無(wú)法達(dá)到最高性能。資源沖突、數(shù)據(jù)沖突、控制沖突23. 寫(xiě)出JK觸發(fā)器的特性方程：_。（ ）24. 隨著1000M網(wǎng)卡等高速設(shè)備的出現(xiàn)，傳統(tǒng)的PCI總線(xiàn)無(wú)法滿(mǎn)足PC系統(tǒng)的數(shù)據(jù)傳輸需求，INTEL于2001年提出了第三代局部總線(xiàn)技術(shù)_。3GIO 或 PCIExpress25. AMBA是為了設(shè)計(jì)高性能的嵌入式微控制器系統(tǒng)而推出的

6、片上通信標(biāo)準(zhǔn)，它包括ASB、_、_等三套總線(xiàn)。AHB、APB26. SoC的設(shè)計(jì)基于IP Core的復(fù)用，IP Core包括三種：_、_、_。 軟核、固核、硬核27. RISC CPU的三大特點(diǎn)是：_、_、_。ALU的數(shù)據(jù)源自Register、只用LD/ST指令可以訪(fǎng)問(wèn)MEMORY、指令定長(zhǎng)28. ARM處理器包含兩種指令集：_、_。Arm指令、thumb指令29. MCS80C51是CISC CPU，屬于哈佛結(jié)構(gòu)，arm屬于_CPU。RISC30. Arm7TDMI中，T代表_、D代表_、M代表_、I代表_。Thumbm、debug、multiplier、ise31. 固體分為 晶體 和 非

7、晶體 兩大類(lèi)。32. 半導(dǎo)體材料中鍺和硅屬于 金剛石 結(jié)構(gòu)，砷化鎵屬于 閃鋅礦 結(jié)構(gòu)。33. 施主雜質(zhì)電離后成為不可移動(dòng)的帶正電的施主離子，同時(shí)向?qū)峁╇娮?，使半?dǎo)體成為電子導(dǎo)電的n型半導(dǎo)體。受主雜離后成為不可移動(dòng)的帶負(fù)電的受主離子，同時(shí)向價(jià)帶提供空穴使半導(dǎo)體成為空穴導(dǎo)電的p型半導(dǎo)體。34. 晶體中電子的能量狀態(tài)是量子化的。電子在各狀態(tài)上的分布遵守費(fèi)米分布規(guī)律。35. 電子在熱運(yùn)動(dòng)時(shí)不斷受到晶格振動(dòng)和雜質(zhì)的散射作用，因而不斷地改變運(yùn)動(dòng)方向。半導(dǎo)體中的主要散射機(jī)構(gòu)是電離雜質(zhì)散射和晶格振動(dòng)散射。36. pn結(jié)有電容效應(yīng)，分為勢(shì)壘電容和擴(kuò)散電容。37. 在放大模式偏置下，雙極型晶體管的EB結(jié) 正向

8、偏置，CB結(jié)反向偏置。38. CMOS的英文全稱(chēng)是 Complementary Metal Oxide Semiconductor。39. MOS場(chǎng)效應(yīng)晶體管分為四種基本類(lèi)型：N溝增強(qiáng)型、N溝耗盡型、P溝增強(qiáng)型、P溝耗盡型。40. 襯底偏置電壓會(huì)影響MOS器件的閾值電壓，反向偏置電壓增大，則MOS器件的閾值電壓也隨之增大，這種效應(yīng)稱(chēng)為體效應(yīng)。41. 用Cadence 軟件設(shè)計(jì)集成電路版圖的輸出數(shù)據(jù)的格式是（GDSII 格式）。42. 在nwell 上畫(huà)pmos器件時(shí)需要在nwell上加（n+接觸孔），并用金屬線(xiàn)把這個(gè)（n+接觸孔）與nwell內(nèi)的（最高）電位相連接。43. 在P型襯底上畫(huà)nmo

9、s器件時(shí)需要在P型襯底上加（p+接觸孔），并用金屬線(xiàn)把這個(gè)（p+接觸孔）與P型襯底內(nèi)的（最低）電位相連接。44. 建立一個(gè)新的layout library時(shí)需要(Compile a new techfile)，或者(Attached to an existing techfile ), 或（Dont need a techfile ）。45. 在layout 編輯命令中，Hierachy 命令一欄下，有兩個(gè)相反的操作命令他們分別是 make cell 和（ flatten）。46. 用DRACULA 做layout 的LVS檢查時(shí)，首先要把schematic轉(zhuǎn)成CDL 的netlist, 并對(duì)

10、這個(gè)netlist做（LOGLVS）。47. 用DRACULA做layout 的DRC檢查時(shí)，先要運(yùn)行PDRACULA命令，然后再執(zhí)行( )文件。48. 用DRACULA做layout 的LVS檢查時(shí)，先要運(yùn)行PDRACULA命令，然后再執(zhí)行( )文件。49. 用DRACULA 做layout 的DRC檢查后，修改完所有錯(cuò)誤的標(biāo)志是用vi命令在后綴名為（sum）的文件里看到ERRORS WINDOW SIZE 是（0 ）。50. 用DRACULA 做layout 的LVS檢查后，修改完所有錯(cuò)誤的標(biāo)志是用vi命令在名為（lvspr.lvs）的文件里看到unmatching devices 是（0

11、 ），以及沒(méi)有（size error ）的描述。51. 集成電路產(chǎn)業(yè)包括：IC設(shè)計(jì)、IC制造 、IC封裝、IC測(cè)試。52. 現(xiàn)代主流的集成電路加工技術(shù)為CMOS工藝，即最基本的器件是由PMOS和NMOS組成。53. PMOS是在N阱上形成P型溝道的MOSFET晶體管。54. 對(duì)于CMOS集成電路，通常器件間的電性絕緣采用介質(zhì)絕緣的方式，如LOCOS（局部場(chǎng)氧隔離）或STI（淺溝道隔離）。55. 集成電路制造與集成電路設(shè)計(jì)相關(guān)紐帶是光刻掩膜版。56. 集成電路制造工藝技術(shù)主要包括：熱工藝、離子注入、光刻、清洗與刻蝕、金屬化、表面平坦化。57. 集成電路制造中最為重要的工序是光刻。58. 現(xiàn)在，主

12、流的摻雜技術(shù)是離子注入。59. 光刻的圖形曝光方式有：接觸式曝光、接近式曝光和投影式曝光。60. 集成電路金屬薄膜的沉積通常采用濺射物理氣相沉積。二、 判斷1. 標(biāo)準(zhǔn)Solaris操作系統(tǒng)中，普通用戶(hù)只能在自己的宿主目錄下創(chuàng)建新的目錄。2. Solaris是SUN公司推出的在工作站上運(yùn)行的操作系統(tǒng)。3. Solaris系統(tǒng)只支持單用戶(hù)。×4. Solaris是多進(jìn)程、多任務(wù)的分時(shí)操作系統(tǒng)。5. %ls l 命令是連續(xù)列出文件的名稱(chēng)。×6. %echo 命令是將用戶(hù)在該命令之后放置的任何命令行復(fù)制到屏幕上。7. %id 是顯示用戶(hù)正在使用的計(jì)算機(jī)名稱(chēng)。×hostna

13、me8. FTP是本地或者遠(yuǎn)程主機(jī)之間傳輸文件的工具。9. vi是文本編輯器。10. vi命令方式下，字母I是打開(kāi)新行命令。×11. 過(guò)孔上往往有較大的寄生電阻，因此為了減少因此產(chǎn)生的IR Drop，單個(gè)過(guò)孔的面積應(yīng)該盡可能的大。×12. Bi-CMOS工藝就是用標(biāo)準(zhǔn)的Bipolar工藝來(lái)制造MOS器件。 ×13. 對(duì)于N型襯底的單井CMOS工藝，NMOS的襯底應(yīng)該接到高電位上。×14. 盡管版圖中各個(gè)層次大致對(duì)應(yīng)于相應(yīng)的工藝步驟，但劃版圖時(shí)，各個(gè)層次劃的先后順序是無(wú)關(guān)緊要的，它不會(huì)影響芯片最后的制造。15. 在采用標(biāo)準(zhǔn)單元鏡像的布圖中，繞線(xiàn)是通過(guò)繞線(xiàn)通

14、道（Routing Channel）進(jìn)行的。 ×16. 因?yàn)橛羞壿嬀C合的存在，所以數(shù)字設(shè)計(jì)才能夠脫離底層的物理器件，用HDL來(lái)設(shè)計(jì)。17. 設(shè)計(jì)規(guī)則的出現(xiàn)實(shí)際上是為了尋求一種芯片良率和芯片面積的權(quán)衡。18. 并不是所有LVS的錯(cuò)誤都會(huì)造成版圖功能上的錯(cuò)誤。19. 通過(guò)各種匹配措施，在版圖上能夠精確的劃出一個(gè)125歐的擴(kuò)散電阻。 ×20. 用保護(hù)環(huán)（Guarding Ring）可以在一定程度上防止Latch up效應(yīng)的出現(xiàn)，比如說(shuō)，在P溝道的MOS管上用P+的環(huán)。×21. 半導(dǎo)體內(nèi)總的正電荷和總的負(fù)電荷必須相等，整個(gè)半導(dǎo)體是電中性的。（正確）22. pn結(jié)平衡時(shí)，勢(shì)

15、壘區(qū)(即空間電荷區(qū))內(nèi)電子(或空穴)的擴(kuò)散和漂移相抵消，整個(gè)pn結(jié)出現(xiàn)統(tǒng)一的費(fèi)米能級(jí)。（正確）23. pn結(jié)反向偏置時(shí)，外加電壓在勢(shì)壘區(qū)產(chǎn)生的電場(chǎng)和自建電場(chǎng)的方向是一致的，加強(qiáng)了勢(shì)壘區(qū)的電場(chǎng)。導(dǎo)致勢(shì)壘降低，勢(shì)壘區(qū)寬度變小。（錯(cuò)誤）24. 結(jié)型晶體管是電流放大型器件。（正確）25. 齊納二極管是利用二極管的雪崩擊穿機(jī)理。（錯(cuò)誤）26. 雙極型晶體管的工作區(qū)域可分為：飽和區(qū)、正向工作區(qū)、反向工作區(qū)和截止區(qū)。（正確）27. 改變氧化層厚度可以控制閾值電壓。（正確）28. 正向電壓加到理想MOS二極管上時(shí)，能帶向上彎曲，多數(shù)載流子積累。（錯(cuò)誤）29. MOS器件工作在亞閾值區(qū)，對(duì)于漏電流起決定作用的是

16、擴(kuò)散而不是漂移。（正確）30. 10、器件電容決定MOS晶體管的動(dòng)態(tài)特性，門(mén)電容和源漏結(jié)電容是主要的確定因素。（正確）31.做DRC檢查需要GDSII文件和DRC命令文件兩個(gè)基本文件？ 對(duì)32做LVS檢查需要GDSII 文件，網(wǎng)表文件（netlist）, 和LVS命令文件這三個(gè)基本文件。 對(duì)33、在Virtuoso layout的快捷鍵命令中，f 是fit 整個(gè)layout 畫(huà)面的意思，那么 r 是代表清除尺子的意思。錯(cuò)34、在Virtuoso layout的快捷鍵命令中，f 是fit 整個(gè)layout 畫(huà)面的意思，那么 m 是移動(dòng)一個(gè)圖形的意思。對(duì)35、在Virtuoso layout的快捷

17、鍵命令中，f 是fit 整個(gè)layout 畫(huà)面的意思，那么 k 是是copy 一個(gè)圖形的意思。錯(cuò)36、在運(yùn)行PDRACULA 檢查DRC時(shí)，軟件告訴我要運(yùn)行的STAGE 的數(shù)字如果大于或不等于運(yùn)行 文件是得STAGE 的數(shù)字，這說(shuō)明我的錯(cuò)改少了。錯(cuò)37、在運(yùn)行PDRACULA 檢查L(zhǎng)VS時(shí)，軟件告訴我要運(yùn)行的STAGE 的數(shù)字如果等于大于或不等于運(yùn)行 文件是得STAGE 的數(shù)字，這說(shuō)明我的錯(cuò)改少了。錯(cuò)38、建立一個(gè)新的layout cell view時(shí)不一定需要重建一個(gè)新的library，有時(shí)只需要在一個(gè)已有的library中再開(kāi)一個(gè)新的cellview 就可以了。（對(duì)）39、在集成電路版圖設(shè)

18、計(jì)中，器件之間的聯(lián)接是通過(guò)引線(xiàn)孔和金屬層聯(lián)接的，如有源區(qū)的引出，多晶硅電阻的聯(lián)接。（對(duì)） 40、用EDA軟件(如Cadence)畫(huà)集成電路版圖，不需要建立層次和單元，只需用Create rectangle命令一個(gè)器件一器件的畫(huà)，相同的器件用copy 命令copy一下就可以了。（錯(cuò)）41、集成電路制造需要在告別凈化環(huán)境下進(jìn)行，而光刻區(qū)對(duì)凈化級(jí)別要求最高，如普通制造環(huán)境為1000級(jí)，則光刻區(qū)的凈化環(huán)境則為10000級(jí)。（錯(cuò)，光刻區(qū)數(shù)量級(jí)應(yīng)小于普通環(huán)境，如獲至寶100級(jí)）42、集成電路制造需要在告別凈化環(huán)境下進(jìn)行，通常凈化室內(nèi)氣壓應(yīng)高于凈化室外氣壓。（對(duì)）。43、PMOS是在N 阱上形成P溝道的MO

19、SFET晶體管。（對(duì)）44、NMOS是在N阱上形成P溝道的MOSFET晶體管。（錯(cuò)，應(yīng)是P阱，N溝道）45、NMOS源漏城需進(jìn)行N+型摻雜；（對(duì)）46、集成電路制造與集成電路設(shè)計(jì)相關(guān)紐帶是光刻掩膜版。（對(duì)）47、離子注入是集成電路制造中最為重要的工序。（錯(cuò)，應(yīng)是光刻）48、在現(xiàn)代集成電路加工技術(shù)中，主流的摻雜技術(shù)是擴(kuò)散摻雜。（錯(cuò)，應(yīng)為離子注入）49、先進(jìn)集成電路加工中，主要采用投影式光刻曝光技術(shù)。（對(duì)）50、通常濕法刻蝕的刻蝕輪廓比干法刻蝕好。（錯(cuò)，相反）三、 選擇1. 選擇描述正確的語(yǔ)句：（A）AUNIX是著名的多用戶(hù)、多進(jìn)程、多任務(wù)的分時(shí)操作系統(tǒng)。BUNIX是著名的單用戶(hù)、多進(jìn)程、多任務(wù)的

20、分時(shí)操作系統(tǒng)。CUNIX是著名的多用戶(hù)、單進(jìn)程、多任務(wù)的分時(shí)操作系統(tǒng)。DUNIX是著名的多用戶(hù)、多進(jìn)程、單任務(wù)的分時(shí)操作系統(tǒng)。2. 當(dāng)執(zhí)行下列操作時(shí)，可以得到什么信息？（A）who A當(dāng)前用戶(hù)的登錄標(biāo)識(shí)。B顯示主計(jì)算機(jī)名稱(chēng)。C顯示用戶(hù)的系統(tǒng)標(biāo)識(shí)。D顯示當(dāng)前目錄。3. 采用下列命令更改文件權(quán)限，更改后的文件權(quán)限為：(C)%chmod 700 file1Arw-r-r-Brwxr-Crwx-D-rwxrwx4. 幫助命令為：(A)AmanBmoreCmvDmen5. 以文件名形式查找文件的命令參數(shù)為：(A)A-nameB-sizeC-atimeD-mount6. 通配符用于匹配多個(gè)字符，12345

21、可以和下列那個(gè)選項(xiàng)匹配：(A)A1B12C123D123457. 退到根目錄的命令為：(B)A%cd .B%cd /C%cd D%cd .8. 采用cp命令進(jìn)行文件拷貝過(guò)程中，使用什么參數(shù)可以提示拷貝的目的目錄有相同文件名的文件存在？(B)A-aB-iC-rD-b9. Solaris操作系統(tǒng)中，普通用戶(hù)能在 創(chuàng)建新的目錄。(D)A別的用戶(hù)的宿主目錄下B任何目錄下C同一組中所有用戶(hù)的宿主目錄下D自己的宿主目錄下10. 假設(shè)對(duì)文件file有操作權(quán)限，使file對(duì)所有人開(kāi)放寫(xiě)權(quán)限的命令為。(A)A%chmod a+w fileB%chmod u+w fileC%chmod a+r fileD%chm

22、od u+r file11. 在一個(gè)一般的制程中，下列材料集成電阻，方塊電阻（Sheet Resistance）最大的是 (B.)A. 擴(kuò)散電阻 B.井電阻C.多晶硅電阻 D. 鋁層連線(xiàn)電阻12. 一個(gè)標(biāo)準(zhǔn)單元庫(kù)可包括如下信息：（A、B、C、D）A.時(shí)序信息B.邏輯功能信息 C.功耗信息 D. 面積信息13. 下列關(guān)于標(biāo)準(zhǔn)單元說(shuō)法正確的是：（C D）A. 標(biāo)準(zhǔn)單元只能采用單層金屬連線(xiàn)，但該層可以是所給金屬層次中的任意一層。B. 標(biāo)準(zhǔn)單元的高度和寬度都是固定的。C. 標(biāo)準(zhǔn)單元中必須包含電源線(xiàn)。D. 標(biāo)準(zhǔn)單元中的輸入輸出引腳要放在網(wǎng)格上，以便于自動(dòng)繞線(xiàn)。14. 在ICFB中完成一個(gè)完整的集成電路版

23、圖繪制，下列哪些文件是必需的 (ABCD)A. Technology 文件 B. DRC 文件 C. LVS 文件 D. Display 文件15. 標(biāo)準(zhǔn)單元中關(guān)于Half Grid Spacing的說(shuō)法正確的有 （ABC）A. 它為了保證標(biāo)準(zhǔn)單元在構(gòu)成芯片以后，其內(nèi)部各引腳仍在芯片的網(wǎng)格上。B. 它在不違反引腳網(wǎng)格約束的前提下，減少了無(wú)謂的面積損耗。C. 它是指標(biāo)準(zhǔn)單元內(nèi)部信號(hào)連線(xiàn)與單元邊界（Cell Boundary）的距離為半個(gè)網(wǎng)格間距。D. 由于標(biāo)準(zhǔn)單元中的引腳應(yīng)放在網(wǎng)格上，Half Grid Spacing違背了這一規(guī)定。 16. 一般地，在同一個(gè)制程中，下列集成電容，單位面積電容最

24、小的是 （A）A. Metal 1-to-Metal 2 B. Metal 1-to-Poly 2 C. Poly 1-to-bulk D Poly 2-to- Poly117. 在ICFB啟動(dòng)時(shí)，它會(huì)按一定的順序搜索并加載CDS.lib文件，關(guān)于這一操作下列說(shuō)法正確的是 （B C）A. ICFB首先搜索其安裝目錄下面的CDS.lib文件，并始終加載該文件。B. ICFB 首先搜索當(dāng)前目錄下的CDS.lib文件，若發(fā)現(xiàn)該文件存在，則加載該文件。C. ICFB 首先搜索當(dāng)前目錄下的CDS.lib文件，若發(fā)現(xiàn)該文件不存在，則搜索用戶(hù)目錄，查看是否有該文件，若有則加載它。D. ICFB 首先搜索當(dāng)前

25、目錄下的CDS.lib文件，若發(fā)現(xiàn)該文件不存在，則加載安裝目錄下面的CDS.lib文件。18. 下列由制程引起的版圖不匹配有 （A B C）A. 擴(kuò)散的不一致性 B. 注入的不一致性 C. CMP引起的非理想平面 D.溫度梯度19. 下列方法中，用于版圖匹配的有 （A B）A. 器件相鄰放置 B. 器件同方向放置 C. 在器件周?chē)咏饘倬€(xiàn) D. 在器件周?chē)颖Ｗo(hù)環(huán)20. 下列關(guān)于DRC文件說(shuō)明正確的是（B D）A. DRC文件是用來(lái)說(shuō)明設(shè)計(jì)規(guī)則的文件。B. DRC 文件中定義了各個(gè)層之間的邏輯操作，關(guān)系操作等。C. DRC 的工作原理是統(tǒng)一的，因此一個(gè)DRC文件可以用于各種不同的DRC工具。D

26、. DRC 文件是使用來(lái)指導(dǎo)工具對(duì)版圖進(jìn)行設(shè)計(jì)規(guī)則檢查的腳本文件。21. 關(guān)于Stick Diagram，下列說(shuō)法正確的是 （C）A. Stick Diagram 包括了所有版圖的信息。B. Stick Diagram 的信息是不完整的，因此它對(duì)于版圖沒(méi)有任何幫助。C. Stick Diagram 是版圖的抽象表示，它可以幫助高效的畫(huà)出版圖。D. Stick Diagram 沒(méi)有層次的概念。22. 關(guān)于 LVS, 下列說(shuō)法正確的是 （B C）A. LVS出現(xiàn)錯(cuò)誤說(shuō)明原先版圖上必定有邏輯連接錯(cuò)誤。B. 可以通過(guò)一些開(kāi)關(guān)控制某些LVS錯(cuò)誤的出現(xiàn)和消除。C. 和DRC一樣，LVS對(duì)版圖中的各個(gè)層進(jìn)行

27、操作，但它可以把其中的器件抽取出來(lái)。D. LVS永遠(yuǎn)把金屬連線(xiàn)作為理想連線(xiàn)來(lái)對(duì)待，所以，LVS不可能辨認(rèn)出用金屬構(gòu)建的電阻。23. 關(guān)于Cross Talk, 下列說(shuō)法正確的是 （B C）A. 電路的輸出端不能浮空，否則Cross Talk可能會(huì)引起電路的誤操作。B. Cross Talk是由于連線(xiàn)之間存在耦合電容引起的。C. 在兩條敏感連線(xiàn)之間加入一條接地金屬線(xiàn)，可以減少CrossTalk的影響。D. 一般來(lái)說(shuō)，連線(xiàn)上信號(hào)的頻率越高，Cross Talk影響就越小。24. 下列工具列表中，綜合工具為 （A），布局布線(xiàn)工具 （F）A Design Compiler B. Allegro C.

28、Virtuoso D. Dracula F. SoC Encounter 25. 關(guān)于高寬長(zhǎng)比MOS管的版圖，下列說(shuō)法正確的是 (A B C D)A. 高寬長(zhǎng)比MOS管通常采用Multi-finger的方式繪制。B. 高寬長(zhǎng)比MOS管采用Multi-finger后其源/漏極的面積會(huì)減少。C. 高寬長(zhǎng)比MOS管可以通過(guò)若干個(gè)小MOS管的并聯(lián)形式繪制。D. 高寬長(zhǎng)比MOS管采用Multi-finger后其柵極電阻會(huì)減小。26. 下列關(guān)于Latch up效應(yīng)說(shuō)法不正確的是（D）A. 襯底耦合噪聲是造成Latch up問(wèn)題的原因之一。B. Latch up效應(yīng)在電路上可以解釋為CMOS集成電路中寄生三

29、極管構(gòu)成的正反饋電路。C. Latch up效應(yīng)與兩個(gè)寄生三極管的放大系數(shù)有關(guān)。D. Latch up效應(yīng)與井和襯底的參雜濃度無(wú)關(guān)。27. 下列關(guān)于保護(hù)環(huán)說(shuō)法正確的是（A B C）A. 保護(hù)環(huán)的目的是給襯底或井提供均勻的偏置電壓。B. 保護(hù)環(huán)可以接在VDD或GND上。C. 保護(hù)環(huán)可以減少襯底耦合噪聲對(duì)敏感電路的影響。D. 保護(hù)環(huán)無(wú)助于Latch up效應(yīng)的避免。28. 下列哪些屬于ERC錯(cuò)誤的有（A C D）A.浮動(dòng)襯底B P襯底接到GND上C.N井接到GND上D. 電路短路29. 關(guān)于集成電路中的無(wú)源器件說(shuō)法正確的是（A B D）A. 集成電路無(wú)法高效的實(shí)現(xiàn)高值無(wú)源器件。B. 要精確實(shí)現(xiàn)某一

30、特定阻值的電阻幾乎是不可能的。C. 由于制造工藝上的偏差，無(wú)源器件的比例容差（Ratio Tolerance）也必定很大。D. 盡管存在制造工藝上的偏差，但是無(wú)源器件的比例容差（Ratio Tolerance）可以控制在很小的范圍內(nèi)。30. 在一個(gè)DRC文件中有如下命令：(metal1 = (geomOr “metal1”).(ngate = (geomAnd ndiff poly1).(drc (metal1 width < 0.3 ) 則下列說(shuō)法正確的是（A D）A.該DRC文件是為Diva寫(xiě)的B.metal1層上，最小間距為0.3umC.ngate標(biāo)識(shí)某一個(gè)MOS管的柵極。D.如果

31、某一條metal1金屬線(xiàn)的寬度為0.2um，則DRC會(huì)報(bào)錯(cuò)31. 在VLIW(Very Long Instruction Word)結(jié)構(gòu)的CPU中，最有效的軟件優(yōu)化方法是_。BA. 循環(huán)展開(kāi)； B. 軟件流水；C. 亂序執(zhí)行；D. 數(shù)據(jù)打包。32. 下面是一段MIPS指令，完成內(nèi)存中取數(shù)、相加、和存儲(chǔ)的操作：L.D F0, 0(R1) (1) F0ß0(R1)ADD.D F4, F0, F2 (2) F4ßF0 + F2S.D F4, 0(R1) (3) F4à 0(R1)指令（1）和指令（3）之間存在_；指令（1）與指令（2）之間可能會(huì)產(chǎn)生_。CA. 名字相關(guān)；

32、寫(xiě)讀沖突；B. 名字相關(guān)；讀寫(xiě)沖突；C. 數(shù)據(jù)相關(guān)；寫(xiě)讀沖突；D. 數(shù)據(jù)相關(guān)；讀寫(xiě)沖突。33. 控制相關(guān)是程序中普遍存在的現(xiàn)象，單獨(dú)由靜態(tài)的軟件方法不能很好的解決控制相關(guān)，_能夠?yàn)榫幾g器提供很有效的硬件支持，將控制相關(guān)轉(zhuǎn)換為數(shù)據(jù)相關(guān)。C1. 路徑調(diào)度；2. 超級(jí)塊調(diào)度；3. 條件指令；4. 全局指令調(diào)度。41. 下列哪個(gè)處理器不屬于VLIW結(jié)構(gòu)_。DATI公司的TMS320C6201；Bphilips公司的TriMedia；Cequator公司的BSP-15；Dintel公司的pentium。42. 1965年，Gordon Moore提出了著名的摩爾定律，指出：每三年晶體管的集成數(shù)目就會(huì)翻_

33、 番。BA1；B2； C3； D4。43. 馮.諾依曼結(jié)構(gòu):也稱(chēng)_結(jié)構(gòu)，是一種將程序指令存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器_的存儲(chǔ)器結(jié)構(gòu)。AA普林斯頓，合并；B普林斯頓，分離；C哈佛，合并；D哈佛，分離；44. 下列存儲(chǔ)器中，_是NonVolatile（非易失）存儲(chǔ)器。CASRAM；BDRAM； CFLASH； DSBSRAM。45. DDR-SDRAM，SDR-SDRAM的主要區(qū)別是DDR-SDRAM_。CA上升沿觸發(fā)；B下降沿出發(fā)； C雙沿觸發(fā)； D低電平觸發(fā)。46. PCI總線(xiàn)是_。AA同步并行總線(xiàn)；B異步并行總線(xiàn)； C同步串行總線(xiàn)； D異步串行總線(xiàn)。47. 為了滿(mǎn)足高性能的應(yīng)用，應(yīng)當(dāng)選擇_總線(xiàn)作為片上

34、系統(tǒng)總線(xiàn)。BAI2C；BAHB； CPCI； DASB。41. 施主雜質(zhì)和受主雜質(zhì)之間有相互抵消作用，通常稱(chēng)為 B 。A、雜質(zhì)電離B、雜質(zhì)補(bǔ)償C、載流子復(fù)合D、載流子遷移42. 通常把服從費(fèi)米分布的半導(dǎo)體稱(chēng)為 A 。A、簡(jiǎn)并半導(dǎo)體B、非簡(jiǎn)并半導(dǎo)體 C、雜質(zhì)半導(dǎo)體D、化合物半導(dǎo)體43. pn結(jié)正向偏置時(shí)，外加電場(chǎng)削弱勢(shì)壘區(qū)內(nèi)自建電場(chǎng)，因而勢(shì)壘區(qū)內(nèi)擴(kuò)散占優(yōu)勢(shì)使p區(qū)和n區(qū)有少子注入，形成正向 C 。A、復(fù)合電流B、漂移電流C、擴(kuò)散電流D、漏電流44. 雙極型晶體管有 A 。A、 二個(gè)pn結(jié)。 B、一個(gè)pn結(jié)。 C、三個(gè)pn結(jié)。 D、沒(méi)有pn結(jié)。45. 耗盡型NMOS晶體管的閾值電壓 D 。A、大于零

35、B、等于零。C、大于0.7VD、小于零46. 當(dāng)有一反向偏置電壓加在襯底和源之間時(shí)，耗盡區(qū)加寬，使得閾值電壓 A 。A、增大B、減小C、不變D、先增大后減小47. 在短溝道MOS器件中，當(dāng)器件工作在飽和區(qū)，源漏電壓升高，會(huì)使源漏電流 A 。A、增大B、減小C、不變D、先減小后增大48. 當(dāng)NMOS器件工作在飽和區(qū)時(shí)，溝道出于 D 狀態(tài)。A、積累B、耗盡C、導(dǎo)通D、夾斷49. NMOS器件的襯底是 B 型半導(dǎo)體。A、N型B、P型C、本征型D、耗盡型50. N型半導(dǎo)體材料的遷移率比P型半導(dǎo)體材料的遷移率 C 。A、相等B、小C、大51. 上圖中淡黃色為contact layer, 淡紫色為poly

36、1 layer , 藍(lán)色為active layer, 淡藍(lán)色為 nimplant layer, 請(qǐng)問(wèn)這是什么樣的CMOS器件？ (A) A. 是串聯(lián)的nmos管 B 是并聯(lián)的nmos管 C. 是串聯(lián)的pmos管 D. 是并聯(lián)的pmos管52 上圖中淡黃色為contact layer, 淡紫色為poly1 layer , 藍(lán)色為active layer, 淡藍(lán)色為 nimplant layer, 淡綠色為metal1 layer 請(qǐng)問(wèn)這是什么樣的CMOS器件？ (B) A. 是串聯(lián)的nmos管 B 是并聯(lián)的nmos管 C. 是串聯(lián)的pmos管 D. 是并聯(lián)的pmos管53、 DRACULA 做l

37、ayout 的DRC檢查后，應(yīng)該用vi命令打開(kāi)那個(gè)文件來(lái)看錯(cuò)誤信息？（C） A 后綴名為drc的文件。 B 后綴名為lvs 的文件。 C 后綴名為sum的文件。 D 后綴名為com的文件。54、 DRACULA 做layout 的LVS檢查后，應(yīng)該用vi命令打開(kāi)那個(gè)文件來(lái)看錯(cuò)誤信息？。（B） A 后綴名為drc的文件。 B 后綴名為lvs 的文件。 C 后綴名為sum的文件。 D 后綴名為com的文件。55、在layout中給金屬線(xiàn)加線(xiàn)名標(biāo)注，即用lable按schematic的Pin的要求對(duì)所要標(biāo)注的金屬線(xiàn)進(jìn)行說(shuō)明，通常對(duì)metal1層加Pin的標(biāo)注是用下列層次中的哪一層？（B） A met

38、el1 layer B mt1txt layer C metal2 layer D mt2txt layer56、在layout中給金屬線(xiàn)加線(xiàn)名標(biāo)注，即用lable按schematic的Pin的要求對(duì)所要標(biāo)注的金屬線(xiàn)進(jìn)行說(shuō)明，通常對(duì)metal2層加Pin的標(biāo)注是用下列層次中的哪一層？（D） A metel1 layer B mt1txt layer C metal2 layer D mt2txt layer 57、在集成電路版圖設(shè)計(jì)中，contact 層通常是用來(lái)做第一層金屬層和下列那些層次的通孔層的？（答案不止一個(gè)）（B C ） A metal2 B active C poly1 D nwe

39、ll58、在集成電路版圖設(shè)計(jì)中，via1 層通常是用來(lái)做第一層金屬層和下列那些層次的通孔層的？（A ） A metal2 B active C poly1 D nwell59、在集成電路版圖設(shè)計(jì)中，CMOS器件中的gate這一層通常是通過(guò)contact和那一層金屬聯(lián)接的（B ） A metal1 B metal260、在集成電路版圖設(shè)計(jì)中，如果想插入一個(gè)器件或單元，請(qǐng)問(wèn)用哪個(gè)快捷鍵？（C）A aB cC iD k61、在集成電路版圖設(shè)計(jì)中，如果想把畫(huà)過(guò)的尺子清除掉，請(qǐng)問(wèn)用哪個(gè)快捷鍵？（D）A aB kC iD shift k62、 Cadence Virtuoso中要用一個(gè)technology

40、 file 建立一個(gè)新的layout library時(shí)，除了要給一個(gè)新的library name ,還需要選擇下列那些步驟？(A)A Compile a new techfile。B Attached to an existing techfile。C Dont need a techfile。63、 Cadence Virtuoso中要建立一個(gè)新的layout library，并把它附屬于一個(gè)已經(jīng)存在的library時(shí)，除了要給一個(gè)新的library name ,還需要選擇下列那些步驟？(B)A Compile a new techfile。B Attached to an existing

41、 techfile。C Dont need a techfile。64、Cadence 軟件中可以對(duì)一個(gè)一個(gè)已經(jīng)存在的library，進(jìn)行哪些有關(guān)technology file n的操作？(A,BC)A 重新load一個(gè)techfile。B 從這個(gè)library里dump出一個(gè)techfile。C 把這個(gè)library attche 到另外一個(gè)library上去。 65、在設(shè)計(jì)Standard cell 和6T SRAM的基本單元時(shí)，我們都要遵守Half Design Rule, 這個(gè)Half Design Rule 通常指什么？( A)A half spacingB half widthC

42、half grid 66、在設(shè)計(jì)Standard cell 和6T SRAM的基本單元時(shí)，我們通常都要用prboundry layer 或者marker layer畫(huà)一個(gè)矩形，覆蓋上這個(gè)單元里的所有器件，這一層的物理作用是什么？( A)A 沒(méi)什么物理意義，它只是在做單元拼接的時(shí)候起一個(gè)標(biāo)記作用。B 做聯(lián)接層。C 可以當(dāng)nwell 層用。 67、設(shè)計(jì)analog layout 時(shí)，要考慮的問(wèn)題比作digital layout 多，它通常表現(xiàn)在下列那幾個(gè)方面？( B, C, D)A 面積要小B 寄生效應(yīng)( parasitics)C 對(duì)稱(chēng) （matching）D 噪聲問(wèn)題（noise issues）

43、68、做集成電路的多晶硅電阻設(shè)計(jì)時(shí)，要計(jì)算每個(gè)電阻的阻值，那么電阻的長(zhǎng)度是怎樣計(jì)算的？（C）A 整個(gè)多晶硅的長(zhǎng)度B 多晶硅中兩個(gè)引線(xiàn)孔中心點(diǎn)的距離C 多晶硅中兩個(gè)引線(xiàn)孔內(nèi)側(cè)的距離D 多晶硅中兩個(gè)引線(xiàn)孔外側(cè)的距離69、在做集成電路的多晶硅電容設(shè)計(jì)時(shí)，要計(jì)算每個(gè)電容的容值，那么電容的面積大小是怎樣計(jì)算的？（C）A 第一層多晶硅的面積B 第二層多晶硅的面積C 二層多晶硅重疊后的面積 70、在做DRACULA 檢查（ DRC 或LVS）時(shí)，通常要用Vi 編輯命令修改DRC命令文件或LVS命令文件，一般我們只修改那兩行？ （B ，C）A outdisk （錯(cuò)誤輸出信息的gds文件名）B indisk (

44、 重新做過(guò)StreamOut 的gds文件名)C Primary （top cell name ）71、在集成電路加工制造中，通常所指前道工藝為：（A）A、集成電路制造（晶圓加工）； B、集成電路封裝；C、集成電路測(cè)試；D、集成電路設(shè)計(jì)72、NMOS是在 阱形成的 溝道的MOSFET晶體管。（B）A、P阱，P溝； B、P阱、N溝； C、N阱、N溝； D、N阱、P溝。73、NMOS源漏的摻雜類(lèi)型分別為：（C）A、P+、P+； B、 P+，N+； C、N+，N+； D、 N+，P+74、在較先進(jìn)的集成電路制造工藝中，通常采 來(lái)實(shí)現(xiàn)摻雜。（B）A、刻蝕； B、離子注入； C、光刻； D、金屬化。75

45、、現(xiàn)代集成電路制造工藝中，主流摻雜技術(shù)為：（D）A、擴(kuò)散； B、化學(xué)機(jī)械拋光； C、刻蝕； D、離子注入。76、集成電路生產(chǎn)中，金屬薄膜的沉積通常采用：（A）A、濺射物理氣相沉積； B、蒸發(fā)物理氣相沉積； C、等離子增強(qiáng)化學(xué)氣相沉積；D、低壓化學(xué)氣相沉積77、在集成電路多層布線(xiàn)中，通常采用鎢插銷(xiāo)連接各層布線(xiàn)的最主要原因：（C）A、鎢的導(dǎo)電率比鋁更低； B、鎢的刻蝕比鋁更容易； C、采用化學(xué)氣相沉積法制備的鎢具有更好的填孔能力； D、鎢與硅的接觸性能更好。78、在0.13um集成電路技術(shù)中，銅取代鋁成為最主要的互連金屬的主要原因是：（A）A、銅具有更高的導(dǎo)電率； B、銅具有更低的導(dǎo)電率； C、銅更容易刻蝕加工；D、銅具有更好熱導(dǎo)率。79、在大馬士革銅工藝中，銅薄膜通常采用（C）方式獲得：A、物理氣相沉積； B、化學(xué)氣相沉積； C、電化學(xué)鍍； D、熱氧化。80、表面平垣化的方式有很多種，效果最好的方式是： （D）A、Ar回蝕法； B、PSG或BPSG的熱回流； C、SOG回蝕法； D、化學(xué)機(jī)械拋光四、 簡(jiǎn)答1. 試簡(jiǎn)要敘述或畫(huà)出模擬集成電路和數(shù)字集成電路的設(shè)計(jì)流程。Analog：Schematic DesignSPICESimulationFloor