Verilog硬件描述語(yǔ)言門(mén)級(jí)和數(shù)據(jù)流建模

1、西安郵電大學(xué)微電子系第三章第三章 門(mén)級(jí)和數(shù)據(jù)流建模門(mén)級(jí)和數(shù)據(jù)流建模前言前言 Verilog模型可以是實(shí)際電路不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類(lèi)型共有以下五種： 系統(tǒng)級(jí)(system) 算法級(jí)(algorithmic) RTL級(jí)(RegisterTransferLevel): 門(mén)級(jí)(gate-level): 開(kāi)關(guān)級(jí)(switch-level) 對(duì)于數(shù)字系統(tǒng)的邏輯設(shè)計(jì)工程師而言，熟練地掌握門(mén)級(jí)、RTL級(jí)、算法級(jí)、系統(tǒng)級(jí)是非常重要的。而對(duì)于電路基本部件（如門(mén)、緩沖器、驅(qū)動(dòng)器等）庫(kù)的設(shè)計(jì)者而言，則需要掌握用戶(hù)自定義源語(yǔ)元件（UDP）和開(kāi)關(guān)級(jí)的描述。 本章我們將通過(guò)實(shí)際的Verilog H

2、DL模塊的設(shè)計(jì)來(lái)學(xué)習(xí)如何從門(mén)級(jí)抽象的角度來(lái)設(shè)計(jì)數(shù)字電路。3.1 門(mén)級(jí)結(jié)構(gòu)描述門(mén)級(jí)建模：電路是用表示門(mén)的術(shù)語(yǔ)來(lái)描述的。一個(gè)邏輯網(wǎng)絡(luò)是由許多邏輯門(mén)和開(kāi)關(guān)所組成，因此用邏輯門(mén)的模型來(lái)描述邏輯網(wǎng)絡(luò)是比較直觀方法。Verilog HDL提供預(yù)定義的一些門(mén)類(lèi)型的關(guān)鍵字（原語(yǔ)），可以用于門(mén)級(jí)結(jié)構(gòu)建模。1. 1. 與非門(mén)、或門(mén)和反向器等及其說(shuō)明語(yǔ)法與非門(mén)、或門(mén)和反向器等及其說(shuō)明語(yǔ)法Verilog HDL中有關(guān)門(mén)類(lèi)型的關(guān)鍵字共有26個(gè)之多，我們只介紹最基本的八個(gè)。有關(guān)其它的門(mén)類(lèi)型關(guān)鍵字，讀者可以通過(guò)翻閱Verilog HDL語(yǔ)言參考書(shū)，在設(shè)計(jì)的實(shí)踐中逐步掌握。下面列出了八個(gè)基本的門(mén)類(lèi)型（GATETYPE）關(guān)鍵字

3、和它們所表示的門(mén)的類(lèi)型：and與門(mén)nand與非門(mén)nor或非門(mén)or或門(mén)xor異或門(mén)xnor異或非門(mén)buf緩沖器not非門(mén)門(mén)的說(shuō)明語(yǔ)法可以用標(biāo)準(zhǔn)的聲明語(yǔ)句格式和一個(gè)簡(jiǎn)單的實(shí)例引用加以說(shuō)明。 門(mén)聲明語(yǔ)句的格式如下：，;門(mén)的類(lèi)型是門(mén)聲明語(yǔ)句所必需的，它可以是Verilog HDL語(yǔ)法規(guī)定的26種門(mén)類(lèi)型中的任意一種。驅(qū)動(dòng)能力和延時(shí)是可選項(xiàng)，可根據(jù)不同的情況選不同的值或不選。在verilog中通過(guò)“實(shí)例引用”這些邏輯門(mén)來(lái)構(gòu)造電路。具體的例子: nand #10 nd1(a,data,clock,clear);這說(shuō)明在模塊中引用了一個(gè)名為nd1的與非門(mén)（nand),輸入為data、clock和clear,輸

4、出為a,輸出與輸入的延時(shí)為10個(gè)單位時(shí)間。2. 2. 門(mén)級(jí)結(jié)構(gòu)描述實(shí)例：門(mén)級(jí)結(jié)構(gòu)描述實(shí)例： D D觸發(fā)器：觸發(fā)器：下例是用Verilog HDL語(yǔ)言描述的D型主從觸發(fā)器模塊module flop(data,clock,clear,q,qb);input data,clock,clear;outputq,qb; nandnd1(a,data,clock,clear), nd2(b,ndata,clock), nd4(d,c,b,clear), nd5(e,c,nclock), nd6(f,d,nclock), nd8(qb,q,f,clear); nandnd3(c,a,d), nd7(q,e,

5、qb); not iv1(ndata,data), iv2(nclock,clock);endmodule門(mén)級(jí)多路選擇器：module twomux (out, a, b, sl); input a, b, sl; output out; not u1 (nsl, sl ); and u2 (sela, a, nsl); and u3 (selb, b, sl); or u4 (out, sela, selb);endmodule 超前進(jìn)位加法器 和及進(jìn)位輸出方程： 若定義： iiiiiibacbac1iiiicbasiiibagiiibap則： 推出iiiicpgc1iiicps)(0001

6、111120001cpgpgcpgccpgc3.2數(shù)據(jù)流建模 門(mén)級(jí)建模非常直觀。但是如果電路功能比較復(fù)雜，使用門(mén)級(jí)描述不但繁瑣而且容易出錯(cuò)。需要設(shè)計(jì)者從更高的抽象層次進(jìn)行電路設(shè)計(jì)。將設(shè)計(jì)的重點(diǎn)放在功能的實(shí)現(xiàn)上。 在目前的數(shù)字設(shè)計(jì)領(lǐng)域，數(shù)據(jù)流建模是RTL級(jí)描述的重要的組成部分。 數(shù)據(jù)流建模：指根據(jù)數(shù)據(jù)在寄存器之間的 流動(dòng)和處理過(guò)程對(duì)電路進(jìn)行描述。 連續(xù)賦值語(yǔ)句（assign）是verilog數(shù)據(jù)流建模的基本語(yǔ)句。assign delay LHS_net=RHS_expression; 半加器的例子module HalfAdder(A, B, Sum, Carry); input A, B; ou

7、tput Sum, Carry; assign Sum=AB; assign Carry=A&B; endmodule 連續(xù)賦值語(yǔ)句的特點(diǎn); 1、assign語(yǔ)的左值必須是一個(gè)線網(wǎng)而不能是寄存器。2、assign語(yǔ)句總是處于激活狀態(tài)，即:只要任意一個(gè)操作數(shù)發(fā)生變化，表達(dá)式就會(huì)被立即從新計(jì)算，并將結(jié)果賦給等號(hào)左邊的線網(wǎng)。3、操作數(shù)可以是線網(wǎng)型、寄存器型變量，也可以是函數(shù)調(diào)用。 隱式連續(xù)賦值 /普通連續(xù)賦值 wire out； assign out=in1&in2；/隱式賦值實(shí)現(xiàn)同樣功能 wire out = in1&in2；1、多路選擇器：/用邏輯方程描述的多路選擇器 m

8、odule twomux (out, a, b, sl); input a, b, sl; output out; assign out =sl&a | sl&b; endmodule數(shù)據(jù)流建模舉例/使用條件操作符描述的四選一多路選擇器 module mux4_1 (out,i0,i1,i2,i3,s0,s1); output out; input i0,i1,i2,i3; input s0,s1; assign out =s1? ( s0? i3:i2) : (s0? i1:i0); endmodule2、四位全加器 module fulladder4(sum,cout,a,

9、b,cin); output3:0 sum; output cout; input 3:0 a,b; input cin; assign cout,sum =a+b+cin; endmodule如何檢查上述例子其功能是否正確？ 需要有測(cè)試激勵(lì)信號(hào)輸入到被測(cè)模塊 需要記錄被測(cè)模塊的輸出信號(hào) 需要把用功能和行為描述的Verilog模塊 轉(zhuǎn)換為門(mén)級(jí)電路互連的電路結(jié)構(gòu)（綜合）。 需要對(duì)已經(jīng)轉(zhuǎn)換為門(mén)級(jí)電路結(jié)構(gòu)的邏輯 進(jìn)行測(cè)試（門(mén)級(jí)電路仿真）。 需要對(duì)布局布線后的電路結(jié)構(gòu)進(jìn)行測(cè)試。 （布局布線后仿真）。 模塊的驗(yàn)證模塊的驗(yàn)證被測(cè)模塊被測(cè)模塊激勵(lì)和控激勵(lì)和控制信號(hào)制信號(hào)輸出響應(yīng)輸出響應(yīng)和驗(yàn)證和驗(yàn)證驗(yàn)證程序一

10、般是指描述一個(gè)設(shè)計(jì)確定的輸入序列和期望輸出的響應(yīng)的代碼的集合。Testbench是完全封閉的，沒(méi)有輸入也沒(méi)有輸出。驗(yàn)證模塊常見(jiàn)的形式：驗(yàn)證模塊常見(jiàn)的形式：timescale 時(shí)間單位時(shí)間單位/時(shí)間精度時(shí)間精度modulet;reg;/聲明連接變量wire;/聲明連接變量initialbegin;end/產(chǎn)生測(cè)試信號(hào)always#delaybegin;end/產(chǎn)生測(cè)試信號(hào)Testedmdm(.in1(ina),.in2(inb),.out1(outa),.out2(outb);/被測(cè)模塊的實(shí)例引用initialbegin.;.;.end/記錄輸出和響應(yīng)endmodule端口與外部信號(hào)的連接：端口

11、與外部信號(hào)的連接：1、順序端口連接 連接到模塊實(shí)例的信號(hào)必須與模塊聲明時(shí)模塊端口列表中的位置保持一致。 module fulladd4_tb; reg3:0 A，B； reg C_IN; wire3:0 SUM; wire C_OUT; fulladd4 uut ( SUM, C_OUT, A, B, C_IN); endmodule module fulladd4( sum,c_out,a,b,c_in); . . . endmodule2、命名端口連接、命名端口連接: 在復(fù)雜的設(shè)計(jì)中，模塊可能具有很多個(gè)端口，在這種情況下，要記住列表中的順序是很困難的，而且容易出錯(cuò)，verilog提供了另一種端口連接