第10講 Verilog-HDL語(yǔ)法――第8部分 用戶定義單元_第1頁(yè)
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什么是UDP 可以使用UDP擴(kuò)充已定義的基本單元集 UDP是一種非常緊湊的邏輯表示方法。 UDP可以減少消極（pessimism）因素，因?yàn)橐粋€(gè)input上的x 不會(huì)像基本單元那樣自動(dòng)傳送到output。 一個(gè)UDP可以替代多個(gè)基本單元構(gòu)成的邏輯，因此可以大幅 減少仿真時(shí)間和存儲(chǔ)需求。相同邏輯的行為級(jí)模型甚至可以 更快，這取決于仿真器。 UDP的特點(diǎn) UDP只能有一個(gè)輸出 如果在功能上要求有多個(gè)輸出，則需要在UDP輸出端連接其它的基本 單元，或者同時(shí)使用幾個(gè)UDP。 UDP可以有1到10個(gè)輸入 若輸入端口超過(guò)5，存儲(chǔ)需求會(huì)大幅增加。下表列出輸入端口數(shù)與存儲(chǔ) 需求的關(guān)系。 #輸入 1-5 6 7 存儲(chǔ)器（KB） #輸入 1 5 17 8 9 10 存儲(chǔ)器（KB） 56 187 623 所有端口必須為標(biāo)量且不允許雙向端口 不支持邏輯值Z 輸出端口必須列為端口列表的第一個(gè) 時(shí)序UDP輸出端可以用initial語(yǔ)句初始化為一個(gè)確定值。 UDP不可綜合 完

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