計(jì)算機(jī)組成原理模型機(jī)實(shí)驗(yàn)報(bào)告

1、實(shí)驗(yàn)六計(jì)算機(jī)系統(tǒng)綜合設(shè)計(jì)與實(shí)現(xiàn)一、實(shí)驗(yàn)?zāi)康?、深入理解計(jì)算機(jī)系統(tǒng)工作的基本原理，建立整機(jī)概念。2、融會(huì)貫通計(jì)算機(jī)組成原理課程的內(nèi)容，通過(guò)知識(shí)的綜合運(yùn)用，加深對(duì)計(jì)算機(jī)系統(tǒng)各模塊的工作原理及相互聯(lián)系的認(rèn)識(shí)。3、培養(yǎng)科學(xué)研究的獨(dú)立工作能力，取得工程設(shè)計(jì)與組裝調(diào)試的實(shí)踐經(jīng)驗(yàn)。二、實(shí)驗(yàn)要求1、將已經(jīng)設(shè)計(jì)的運(yùn)算器、存儲(chǔ)器和控制器連接，構(gòu)建完整的計(jì)算機(jī)系統(tǒng)；2、編寫(xiě)一段可以實(shí)現(xiàn)一定功能的指令程序，進(jìn)行計(jì)算機(jī)整機(jī)系統(tǒng)功能的驗(yàn)證。3、所有任務(wù)要求功能仿真和必要的驗(yàn)證。實(shí)驗(yàn)完成后，一周內(nèi)提交實(shí)驗(yàn)報(bào)告。三、 實(shí)驗(yàn)設(shè)備PC機(jī)+ Quartus10.0 + FPGA(DE2-115)+TEC-8實(shí)驗(yàn)箱四、計(jì)算機(jī)系統(tǒng)（T

2、EC-8）綜合邏輯框圖硬連線控制器控制信號(hào)切換電路ALU A端口B端口C Z R0 R1 R2 R3 IR PC AR 雙端口RAM DBUS 五、實(shí)驗(yàn)任務(wù)1、將實(shí)驗(yàn)二的運(yùn)算器、實(shí)驗(yàn)三的存儲(chǔ)器和實(shí)驗(yàn)五的控制器連接，構(gòu)建完整的計(jì)算機(jī)系統(tǒng)；2、計(jì)算機(jī)整機(jī)系統(tǒng)功能測(cè)試，進(jìn)行功能仿真和時(shí)序仿真并在DE2-115上驗(yàn)證。（1）根據(jù)指令系統(tǒng)，編寫(xiě)一段可以實(shí)現(xiàn)一定功能的程序，要求：有一個(gè)合理的運(yùn)算功能和邏輯關(guān)系；指令數(shù)量：不少于8條；指令類(lèi)型：停機(jī)、跳轉(zhuǎn)、RR、讀存、寫(xiě)存、算術(shù)和邏輯運(yùn)算；（2）將指令程序手工匯編成二進(jìn)制代碼；（3）理論上設(shè)置寄存器的初值，并計(jì)算程序執(zhí)行后的結(jié)果；（4）將指令程序的二進(jìn)制代碼

3、存入存儲(chǔ)器RAM中；（5）將需要的運(yùn)算數(shù)據(jù)初值存入寄存器R0-R3中；（6）進(jìn)行程序連續(xù)運(yùn)行的功能仿真和時(shí)序仿真，將仿真運(yùn)算結(jié)果與理論計(jì)算結(jié)果進(jìn)行比較。六、實(shí)驗(yàn)步驟實(shí)驗(yàn)電路圖子模塊（1）tri_74244tri74244.vmodule tri_74244 (en,Din,Dout ); input en ; wire en ; input 7:0 Din; wire 7:0 Din ; output 7:0 Dout ; reg 7:0 Dout ; always (en or Din)begin if (en)Dout<= Din ; else Dout <= 8'bz

4、zzzzzzz; end endmoduletimescale 1 ps/ 1 psmodule tri_74244_vlg_tst();reg eachvec;reg 7:0 Din;reg en;wire 7:0 Dout;tri74244.vttimescale 1 ps/ 1 psmodule tri_74244_vlg_tst();reg eachvec;reg 7:0 Din;reg en;wire 7:0 Dout;tri_74244 i1 (.Din(Din),.Dout(Dout),.en(en);integer i; initial begin i=0; Din=8'

5、;b00000000; en=0; en=1; #30 en=0; #40 en=1;end initial begin for(i=0;i<10;i=i+1) begin #10 Din=i; end end endmoduletri74244功能仿真（2）ALUALU.bdfmodolue_74181使用quartus庫(kù)中的74181模塊轉(zhuǎn)換為verilog文件即可de2_4de2_4.vmodule de2_4(en,in,out); input 2:1 in ; input en; output 4:1 out ; reg 4:1 out ; always (en or in)

6、if (en) case (in) 2'b00:out=4'b0001; 2'b01:out=4'b0010; 2'b10:out=4'b0100; 2'b11:out=4'b1000; default:out=4'b0000; endcase else out=4'b0000; endmodulede2_4.vttimescale 1 ns/ 1 psmodule de2_4_vlg_tst();reg eachvec;reg en;reg 2:1 in; wire 4:1 out; de2_4 i1 (.en(

7、en),.in(in),.out(out);initial begin en=0;endinitial begin # 10 en=1;endinitial begin # 5 in=2'b00;#15 in=2'b01;#15 in=2'b10;#15 in=2'b11;#40 $finish;endinitial$monitor($time,"en=%b in=%b out=%b",en,in,out); endmodulereg8reg8.vmodule reg8 ( T3,DOUT ,D ); input T3 ; wire T3 ;

8、 input 7:0 D ; wire 7:0 D ; output 7:0 DOUT ; reg 7:0 DOUT ; always ( posedge T3 ) begin DOUT <= D ; end endmodule reg8.vttimescale 1 ps/ 1 psmodule reg8_vlg_tst();reg eachvec;reg 7:0 D;reg T3;wire 7:0 DOUT;reg8 i1 (.D(D),.DOUT(DOUT),.T3(T3);integer i;initialbegin T3=0; D=8'd0;end alwaysbegin

9、 #5 T3= T3; end initial begin for(i=0;i<11;i=i+1) begin #10 D=i; end end endmodulemux4_1mux4_1.vmodule mux4_1( d1, d2, d3, d4, se1, se2, dout ); input 7:0d1; input 7:0d2; input 7:0d3; input 7:0d4; input se1; input se2; output dout; reg 7:0dout; always (d1 or d2 or d3 or d4 or se1 or se2) case(se2

10、,se1) 2'b00 : dout=d1; 2'b01 : dout=d2; 2'b10 : dout=d3; 2'b11 : dout=d4; endcaseendmodulemux4_1.vttimescale 1 ps/ 1 psmodule mux4_1_vlg_tst();reg eachvec;reg 7:0 d1;reg 7:0 d2;reg 7:0 d3;reg 7:0 d4;reg se1;reg se2;wire 7:0 dout;mux4_1 i1 (.d1(d1),.d2(d2),.d3(d3),.d4(d4),.dout(dout),

11、.se1(se1),.se2(se2);integer i,j;initial begin #10 d1=8'b00000001; d2=8'b00000010; d3=8'b00000011; d4=8'b00000100; end initial begin #5 while(1) for(i=0;i<2;i=i+1) for(j=0;j<2;j=j+1) begin #5 se2=i; se1=j; end end endmoduleALU邏輯電路圖邏輯功能表（1）寫(xiě)寄存器（例如：向通用寄存器R0-R3分別寫(xiě)入數(shù)據(jù)55H/AAH/03H/04H

12、）T 3RDDRWSBUSABUSDBUS7.0功能(寫(xiě)R)0 011055H55HR00 1110AAHAAHR11 011003H03HR21 111004H04HR3 （2）選擇將R0送74181的A端口，R1送B端口 ，進(jìn)行算術(shù)功能驗(yàn)算MCnS3.0RDRSDRWSBUSABUSDBUS7.00 100000001001550100010001001ff011111000100154（3）選擇將R0送74181的A端口，R1送B端口 ，進(jìn)行邏輯功能驗(yàn)算MCnS3.0RDRSDRWSBUSABUSDBUS7.01 000000001001AA10000100010010010111100

13、0100155當(dāng)A=55H，B=AAH，S=00001111，M=0，CIN=1時(shí)仿真測(cè)試文件及功能仿真波形timescale 1 ns/ 1 psmodule alu_vlg_tst();reg T3;reg SBUS;reg DRW;reg ABUS;reg LDC;reg CIN;reg M;reg 1:0 RD;reg 1:0 RS;reg 3:0 S;reg 7:0 SD;wire 7:0 DBUS;wire C;alu i1 (.ABUS(ABUS),.C(C),.CIN(CIN),.DBUS(DBUS),.DRW(DRW),.LDC(LDC),.M(M),.RD(RD),.RS(

14、RS),.S(S),.SBUS(SBUS),.SD(SD),.T3(T3);initial begin T3=0; SBUS=1; DRW=1; ABUS=0; RD=2'b00; SD=8'b01010101; #10 RD=2'b01; SD=8'b10101010;#10 RD=2'b10; SD=8'b00000011; #10 RD=2'b11; SD=8'b00000100; #10 RD=2'b00; RS=2'b01; SBUS=0; DRW=0; ABUS=1; CIN=1; LDC=1; M=0

15、; end always begin #5 T3=T3; endinteger i;initial begin #40 S=4'b0000; for(i=1;i<16;i=i+1) #10 S=i; end initial $monitor($time,"M=%b S=%b CIN=%b SD=%h DBUS=%h C=%b",M,S,CIN,SD,DBUS,C);endmodule指令A(yù)DD R0,R1（ R0+R1 R0）的仿真測(cè)試文件及功能仿真波形timescale 1 ns/ 1 psmodule alu_vlg_tst();reg T3;reg SB

16、US;reg DRW;reg ABUS;reg LDC;reg CIN;reg M;reg 1:0 RD;reg 1:0 RS;reg 3:0 S;reg 7:0 SD;wire 7:0 DBUS;wire C;alu i1 (.ABUS(ABUS),.C(C),.CIN(CIN),.DBUS(DBUS),.DRW(DRW),.LDC(LDC),.M(M),.RD(RD),.RS(RS),.S(S),.SBUS(SBUS),.SD(SD),.T3(T3);initial fork T3=0; SBUS=1; DRW=1; ABUS=0; RD=2'b00; SD=8'b0000

17、0111; #10 RD=2'b01; #10 SD=8'b00000001; #20 RD=2'b00; #20 RS=2'b01; #20 SBUS=0; #20 DRW=0; #20 ABUS=1; #20 CIN=1; #20 LDC=1; #20 M=0; #20 S=4'b1001; #30 RD=2'b00; #30 DRW=1; #40 DRW=0;join always begin #5 T3=T3; endendmodule00ns DBUS=07H T3上升沿到來(lái)（5ns時(shí)）數(shù)據(jù)07H被寫(xiě)R010ns DBUS=01H T3

18、上升沿到來(lái)（15ns時(shí)）數(shù)據(jù)01H被寫(xiě)R120ns DBUS= R0+R1=07+01=08H30ns T3上升沿到來(lái)（35ns）時(shí)DBUS數(shù)據(jù)08H被寫(xiě)R0，因此DBUS=R0+R1=08H+01H=09H（說(shuō)明實(shí)現(xiàn)了R0+R1 R0） 注意：此時(shí)M=0, S=1001，CIN=1（相當(dāng)于C0=0），實(shí)現(xiàn)算術(shù)運(yùn)算A+B指令SUB R0,R1（ R0-R1 R0）的仿真測(cè)試文件及功能仿真波形timescale 1 ns/ 1 psmodule alu_vlg_tst();reg T3;reg SBUS;reg DRW;reg ABUS;reg LDC;reg CIN;reg M;reg 1:0

19、 RD;reg 1:0 RS;reg 3:0 S;reg 7:0 SD;wire 7:0 DBUS;wire C;alu i1 (.ABUS(ABUS),.C(C),.CIN(CIN),.DBUS(DBUS),.DRW(DRW),.LDC(LDC),.M(M),.RD(RD),.RS(RS),.S(S),.SBUS(SBUS),.SD(SD),.T3(T3);initial fork T3=0; SBUS=1; DRW=1; ABUS=0; RD=2'b00; SD=8'b00000111; #10 RD=2'b01; #10 SD=8'b00000001; #

20、20 RD=2'b00; #20 RS=2'b01; #20 SBUS=0; #20 DRW=0; #20 ABUS=1; #20 CIN=0; #20 LDC=1; #20 M=0; #20 S=4'b0110; #30 RD=2'b00; #30 DRW=1; #40 DRW=0;join always begin #5 T3=T3; endendmodule00ns DBUS=03H T3上升沿到來(lái)（5ns時(shí)）數(shù)據(jù)07H被寫(xiě)R010ns DBUS=01H T3上升沿到來(lái)（15ns時(shí)）數(shù)據(jù)01H被寫(xiě)R120ns DBUS= R0-R1=07-01=06H30

21、ns T3上升沿到來(lái)（35ns）時(shí)DBUS數(shù)據(jù)06H被寫(xiě)R0，因此DBUS=R0-R1=06H-01H=05H（說(shuō)明實(shí)現(xiàn)了R0-R1 R0）注意：此時(shí)M=0,S=0110，實(shí)現(xiàn)算術(shù)運(yùn)算A-B-1，設(shè)置CIN=0（相當(dāng)于C0=1），讓進(jìn)位C0=1，因此實(shí)現(xiàn)運(yùn)算(A-B-1)+1=A-B指令A(yù)ND R0,R1（ R0&R1 R0）的仿真測(cè)試文件及功能仿真波形timescale 1 ns/ 1 psmodule alu_vlg_tst();reg T3;reg SBUS;reg DRW;reg ABUS;reg LDC;reg CIN;reg M;reg 1:0 RD;reg 1:0 RS;

22、reg 3:0 S;reg 7:0 SD;wire 7:0 DBUS;wire C;alu i1 (.ABUS(ABUS),.C(C),.CIN(CIN),.DBUS(DBUS),.DRW(DRW),.LDC(LDC),.M(M),.RD(RD),.RS(RS),.S(S),.SBUS(SBUS),.SD(SD),.T3(T3);initial fork T3=0; SBUS=1; DRW=1; ABUS=0; RD=2'b00; SD=8'b00000111; #10 RD=2'b01; #10 SD=8'b00001001; #20 RD=2'b00

23、; #20 RS=2'b01; #20 SBUS=0; #20 DRW=0; #20 ABUS=1; #20 CIN=1; #20 LDC=1; #20 M=1; #20 S=4'b1011; #30 RD=2'b00; #30 DRW=1; #38 S=4'b0000; #40 DRW=0; join always begin #5 T3=T3; endendmodule00ns DBUS=00000111 T3上升沿到來(lái)（5ns時(shí)） 數(shù)據(jù)00000111被寫(xiě)R010ns DBUS=00001001 T3上升沿到來(lái)（15ns時(shí)）數(shù)據(jù)00001001被寫(xiě)R120

24、ns DBUS= R0&R1=0000000130ns DRW=1 T3上升沿到來(lái)（35ns）時(shí)DBUS數(shù)據(jù)00000001被寫(xiě)R0，38 ns M=1,S=0000 DBUS=R0&R1=11111110H 實(shí)現(xiàn)了求反運(yùn)算（說(shuō)明已經(jīng)實(shí)現(xiàn)了R0&R1 R0）（3）RAM4RAM4.bdfcnt256cnt256.vmodule cnt256(Q,DATA,LDN,reset,clk); output 7:0 Q;input 7:0 DATA;input LDN,reset,clk;reg 7:0 Q;always (posedge clk or negedge rese

25、t) /clk上升沿觸發(fā) begin if(!reset) /異步清零，低電平有效 Q<=8'b0; else if(!LDN) Q<=DATA; /同步置數(shù)，低電平有效 else Q<=Q+1; /計(jì)數(shù)endendmodule cnt256.vttimescale 1 ns/ 1 psmodule cnt256_vlg_tst();reg 7:0 DATA;reg LDN;reg clk;reg reset; wire 7:0 Q;cnt256 i1 (.DATA(DATA),.LDN(LDN),.Q(Q),.clk(clk),.reset(reset);initi

26、al begin DATA=1'hA; clk=0; reset=1; LDN=1; DATA=8'd00010010; #20 reset=0; #40 reset=1; #260 LDN=0; #80 LDN=1; end always begin #20 clk=clk; end endmoduleasdf利用宏功能模塊先生成單端口存儲(chǔ)器，再用兩單端口存儲(chǔ)器進(jìn)行連接生成雙端口存儲(chǔ)器RAM4仿真測(cè)試邏輯圖雙端口邏輯功能表 （1）從左端口寫(xiě)存儲(chǔ)器（在 01H 單元中寫(xiě)入數(shù)據(jù) 11H）（右端口為只讀端口） T2 T3 MEMW SBUS LAR LPC MBUS CLR_ AR

27、INC PCINC SD7.0 功能 x 0 1 1 0 0 1 0 0 01 01HAR x 1 1 0 0 0 1 0 0 11 11H(01H) （地址線和數(shù)據(jù)線分時(shí)復(fù)用技術(shù)，先送地址，再送數(shù)據(jù)）用同樣方法在 02H 中寫(xiě)入 22H （2）從左端口讀存儲(chǔ)器（從 01H 中讀出數(shù)據(jù) 11H）（右端口為只讀端口） T2 T3 MEMW SBUS LAR LPC MBUS CLR_ ARINC PCINC SD7.0 功能 x 0 1 1 0 0 1 0 0 01 01HAR x 0 0 0 0 1 1 0 0 xx (01H) DBUS （地址線和數(shù)據(jù)線分時(shí)復(fù)用技術(shù)，先送地址，再送數(shù)據(jù)）用同

28、樣方法讀出 02H 中的 22H （3） 從右端口讀存儲(chǔ)器（從 01H 中讀出數(shù)據(jù) 11H）（右端口為只讀端口） T2 T3 MEMW SBUS LAR LPC MBUS CLR_ ARINC PCINC SD7.0 功能 x 0 1 0 1 0 1 0 0 01 01HPC x 0 0 0 0 1 1 0 0 xx (01H) INS （地址線和數(shù)據(jù)線分時(shí)復(fù)用技術(shù)，先送地址，再送數(shù)據(jù)）用同樣方法讀出 02H 中的 22H （4）AR 自動(dòng)加 1 讀存儲(chǔ)器（從左端口連續(xù)讀存儲(chǔ)器） T2 T3 MEMW SBUS LAR LPC MBUS CLR_ ARINC PCINC SD7.0 功能 x

29、0 0 0 0 1 1 1 0 XX MDBUS （5 ）PC 自動(dòng)加 1 讀存儲(chǔ)器 （從右端 口連續(xù) 讀存儲(chǔ) 器） T2 T3 MEMW SBUS LAR LPC MBUS CLR_ ARINC PCINC SD7.0 功能 x 0 0 0 0 0 1 0 1 XX MINS （4）UCU_ir_1UCU_ir_1.bdfram64_40rom64_40.vmodule rom64_40 (addr,q);input5:0 addr;output39:0 q;reg 39:0 q;always (addr5 or addr4 or addr3 or addr2 or addr1 or add

30、r0)begincase(addr5,addr4,addr3,addr2,addr1,addr0)6'h00 : q <= 40'h0c00000041;6'h01 : q <= 40'h00000410a0;6'h02 : q <= 40'h4010034002;6'h03 : q <= 40'h4010028002;6'h04 : q <= 40'h4020024004;6'h05 : q <= 40'h4010028004;6'h06 : q <

31、;= 40'h6c00020000;6'h07 : q <= 40'h4400020006;6'h08 : q <= 40'h501002080a;6'h09 : q <= 40'h4410020808;6'h0a : q <= 40'h641002080c;6'h0b : q <= 40'h4410020815;6'h0c : q <= 40'h7810020800;6'h0d : q <= 40'h401002a01a;6'

32、;h0e : q <= 40'h0020000c01;6'h0f : q <= 40'h4410020832;6'h10 : q <= 40'h000e810401;6'h11 : q <= 40'h0180020014;6'h12 : q <= 40'h0000000401;6'h13 : q <= 40'h8000000401;6'h14 : q <= 40'h0010002001;6'h15 : q <= 40'h5010

33、020816;6'h16 : q <= 40'h440a7a0017;6'h17 : q <= 40'h44099a0018;6'h18 : q <= 40'h440eca0019;6'h19 : q <= 40'h440f8a0000;6'h1a : q <= 40'h401003401b;6'h1b : q <= 40'h401003501c;6'h1c : q <= 40'h401003501d;6'h1d : q <=

34、40'h401002a01f;6'h1e : q <= 40'h0000000000;6'h1f : q <= 40'h4020025030;6'h20 : q <= 40'h0000000000;6'h21 : q <= 40'h000a780c01;6'h22 : q <= 40'h0009980c01;6'h23 : q <= 40'h000ec80c01;6'h24 : q <= 40'h0008180c01;6'h2

35、5 : q <= 40'h000e80800e;6'h26 : q <= 40'h000fc08010;6'h27 : q <= 40'h0000000112;6'h28 : q <= 40'h0000000212;6'h29 : q <= 40'h000fc02401;6'h2a : q <= 40'h000e800401;6'h2b : q <= 40'h0040002401;6'h2c : q <= 40'h0100000

36、001;6'h2d : q <= 40'h0200000001;6'h2e : q <= 40'h0000020401;6'h2f : q <= 40'h0000000000;6'h30 : q <= 40'h4020025031;6'h31 : q <= 40'h4020020000;6'h32 : q <= 40'h5010020833;6'h33 : q <= 40'h64100c0834;6'h34 : q <= 40&

37、#39;h7810020835;6'h35 : q <= 40'h4c1002a036;6'h36 : q <= 40'h400e834037;6'h37 : q <= 40'h440e835038;6'h38 : q <= 40'h480e835039;6'h39 : q <= 40'h4c0e83503a;6'h3a : q <= 40'h4c1002803b;6'h3b : q <= 40'h702002483c;6'h3c :

38、 q <= 40'h6c2002483d;6'h3d : q <= 40'h582002483e;6'h3e : q <= 40'h4420024800;6'h3f : q <= 40'h0000000000;default : begin endendcaseendendmodulerom64_40.vttimescale 1 ns/ 1 psmodule rom64_40_vlg_tst();reg 5:0 addr; wire 39:0 q; rom64_40 i1 (.addr(addr),.q(q);in

39、teger i;initial begin for(i=0;i<64;i=i+1) begin #50 addr=i; end end endmodulereg6reg6.vmodule reg6 ( CLK,DOUT ,D,CLR_ ); input CLK ; wire CLK ; input 5:0 D ; wire 5:0 D ; input CLR_; wire CLR_; output 5:0 DOUT ; reg 5:0 DOUT ; always ( negedge CLK or negedge CLR_ ) begin if(CLR_=0) DOUT <= 6&#

40、39;d0 ; else DOUT <= D; end endmodulereg6.vttimescale 1 ps/ 1 psmodule reg6_vlg_tst();reg CLK;reg CLR_;reg 5:0 D; wire 5:0 DOUT;reg6 i1 (.CLK(CLK),.CLR_(CLR_),.D(D),.DOUT(DOUT);integer i;initialbegin CLK=0; D=6'd1; CLR_=1; #10 CLR_=0; #10 CLR_=1; #30 D=6'd2;end alwaysbegin #20 CLK= CLK; e

41、nd initial begin #50 for(i=3;i<15;i=i+1) begin #40 D=i; end end endmoduleaddrtranaddrtran.bdfaddrtran.vttimescale 1 ps/ 1 psmodule addrtran_vlg_tst();reg eachvec;reg C;reg INT;reg 7:4 IR;reg 5:0 NuA;reg 4:0 P;reg SWA;reg SWB;reg SWC;reg Z;wire 5:0 uA;addrtran i1 (.C(C),.INT (INT),.IR(IR),.NuA(NuA),.P(P),.SWA(SWA),.SWB(SWB),.SWC(SWC),.uA(uA),.Z(Z);initial begin INT=0; C=0; Z=0; P=5'