簡化Xilinx 和Altera FPGA 調試過程-tektronix

1、 引言隨著設計尺寸和設計復雜性不斷增長，使得基于現(xiàn)場可編程門陳列(FPGA的系統(tǒng)設計驗證和驗證過程成為一個關鍵部分。接入內部信號有限、先進的FPGA封裝和印刷電路板(PCB的電氣噪聲，都會導致設計調試和驗證成為設計周期中最困難的流程。您經(jīng)常會把設計周期的大部分時間用在設計調試和驗證上。為幫助您完成設計調試和驗證過程，您需要新的工具，當設計在FPGA 上全速運行時，幫助您調試設計。本應用指南重點介紹相關問題和技巧，在調試FPGA系統(tǒng)時提高您的工作效率。應用指南簡化Xilinx 和Altera FPGA調試過程全速調試FPGA 設計通過FPGAView TM 解決方案，如混合信號示波器(MSO和邏

2、輯分析儀，您可以在Xilinx 和Altera FPGA內部迅速移動探點，而無需重新編譯設計方案。能夠把內部FPGA 信號活動與電路板級信號關聯(lián)起來，將直接決定您是如期滿足時間表、還是錯失最佳產品開發(fā)周期。簡化Xilinx和Altera FPGA調試過程應用指南圖1. FPGA 設計流程圖。廠商特定工具設計匯編器FPGA設計階段輸入綜合實現(xiàn)裝配布線下載到FPGA 器件調試和驗證階段功能仿真靜態(tài)定時分析定時仿真在線驗證ILA,SignalTap動態(tài)FPGA探頭、邏輯分析儀和混合信號示波器反向注釋FPGA 設計過程概述在把FPGA 系統(tǒng)帶到市場的過程中，有兩個不同的階段：設計階段和調試檢驗階段（參

3、閱圖1）。設計階段的主要任務是輸入、仿真和實現(xiàn)。調試和檢驗階段的主要任務是驗證設計和校正發(fā)現(xiàn)的漏洞。設計階段在這個階段不僅要找到設計，而且還要使用仿真工具開始進行調試。事實證明，正確使用仿真工具是找到和校正許多設計錯誤非常有效的方法。然而，在調試FPGA 設計時，不應該只依賴仿真工具，還有許多問題利用仿真是捕捉不到的。在設計階段，您需要預見到調試和檢驗階段，并規(guī)劃將如何在線、快速調試FPGA。它應引導您定義整體調試方法，幫助識別所需的測試和測量工具，并確定選擇的調試方法對電路板設計帶來的影響。調試和檢驗階段在調試階段，必需找到仿真捕捉不到的棘手問題。能夠及時快速地做到這一點是一個挑戰(zhàn)。在本應用

4、指南中，我們將會考察如何選擇正確的FPGA調試方法，在設計階段如何有效地規(guī)劃調試，以及如何利用新的方法，只使用少數(shù)FPGA 針腳查看多個內部FPGA 信號。如果做法得當，最困難的FPGA 調試問題也會迎刃而解。簡化Xilinx和Altera FPGA調試過程應用指南FPGA 調試方法在設計階段，最關健的是選擇使用哪種FPGA 調試方法。在理想情況下，您需要一種方法，它可以移植到所有FPGA 設計中，能夠洞察FPGA操作和系統(tǒng)操作，能夠找到和分析難題。有兩種基本在線FPGA調試方法：使用嵌入式邏輯分析儀和使用外部邏輯分析儀，如混合信號示波器或邏輯分析儀。選擇使用哪種方法取決于您的項目調試需要。嵌

5、入式邏輯分析儀核心主要FPGA 廠商都提供嵌入式邏輯分析儀內核，如Altera 的SignalTap ® II和Xilinx 的ChipScope TM ILA。這些知識產權模塊插入FPGA設計中，同時提供觸發(fā)功能和存儲功能。FPGA邏輯資源用來實現(xiàn)觸發(fā)電路，F(xiàn)PGA 存儲模塊則用來實現(xiàn)存儲功能。JTAG用來配置核心操作，另外用來把捕捉到的數(shù)據(jù)傳輸?shù)絇C 上，以便進行查看。由于嵌入式邏輯分析儀使用內部FPGA資源，它們通常會與能夠更好地吸收核心開銷的大型FPGA 一起使用。在一般情況下，核心占用的資源最好不要高于可用的FPGA 資源的5%。與其它調式方法一樣，您還應該知道一些矛盾：針

6、腳數(shù)與內部資源的矛盾嵌入式邏輯分析儀核心通過現(xiàn)有的JTAG 針腳接入，所以它們不使用額外的針腳。這意味著即使您的設計具有針腳限制，您仍可以使用這種方法。問題是您需要使用FPGA 邏輯資源和存儲模塊，而這些資源和模塊本來是可以用來實現(xiàn)設計的。此外，由于使用片內內存捕獲數(shù)據(jù)，因此其存儲深度一般相對較淺。探測與運行模式的矛盾嵌入式邏輯分析儀核心的探測比較簡單。它使用現(xiàn)有的JTAG 針腳，因此不必擔心如何把外部邏輯分析儀連接到系統(tǒng)上。問題是可以使用嵌入式邏輯分析儀觀察FPGA 操作，但沒有一種方式，把這些信息與電路板級或系統(tǒng)級信息關聯(lián)起來。把FPGA 內部的信號與FPGA 外部的信號關聯(lián)起來，通常對解

7、決最棘手的調試挑戰(zhàn)至關重要。成本與靈活性的矛盾大多數(shù)FPGA廠商會以低于全功能外部邏輯分析儀的價格，向市場提供嵌入式邏輯分析儀內核。盡管您希望獲得全功能分析儀的功能，但相比之下，嵌入式邏輯分析儀核心提供的功能要比全功能分析儀要少，而您通常需要這些功能，捕獲和分析棘手的調試挑戰(zhàn)。例如，嵌入式邏輯分析儀只能在狀態(tài)模式下進行操作，它們捕捉與FPGA 設計中存在的指定時鐘同步的數(shù)據(jù)，因此不能提供精確的信號定時關系。簡化Xilinx和Altera FPGA調試過程應用指南外部測試設備由于嵌入式邏輯分析儀方法的局限性，許多設計人員采用另外一種方法，把FPGA的靈活性與外部混合信號示波器（如MSO4000系

8、列）或邏輯分析儀（如TLA系列）的功能結合起來。在這種方法中，感興趣的內部信號被路由到FPGA沒有使用的針腳上，然后這些針腳被連接到外部測試設備上。這種方法利用外部測試設備中非常深的采集存儲器。在調試的問題中癥狀與實際原因之間相隔很長的時間時，這種方法非常實用。它還能夠把內部FPGA信號與電路系統(tǒng)中的其它活動關聯(lián)起來。與嵌入式邏輯分析儀方法一樣，也應該考慮一些矛盾：針腳數(shù)量與內部資源的矛盾外部測試設備方法使用的邏輯資源非常少（如果有的話），不占用FPGA 存儲器。這些資源被釋放出來，實現(xiàn)所需的功能。問題是現(xiàn)在您需要增加更多的針腳，專門用于調試。而很明顯，這些針腳本來是可以用于設計的。探測與工作

9、模式的矛盾與嵌入式邏輯分析儀方法要求的探測技術相比，外部測試設備把探頭連接到外部測試設備要復雜得多。您需要確定如何使用MSO或邏輯分析儀探頭接入FPGA信號，而不能重復使用電路板上已有的JTAG連接器。最簡便的技術是在您的電路板上增加一個調試連接器，這樣就可以輕松地把FPGA 信號與系統(tǒng)內的其它信號關聯(lián)起來。成本與靈活性的矛盾盡管外部測試設備的購置成本要高于嵌入式邏輯分析儀，但使用外部測試設備可以解決很多問題。MSO或邏輯分析儀不僅可以用于FPGA調試，還可以用于解決其它數(shù)字或混合信號設計所面臨的挑戰(zhàn)。在采集模式和觸發(fā)功能方面，您還可以獲得更大的靈活性。通過外部MSO，您可以以非常高的定時分辨

10、率，觸發(fā)和采集各種模擬信號、數(shù)字信號及串行信號。通過外部邏輯分析儀，您可以接入最多16種不同的觸發(fā)狀態(tài)，并可以在定時分析模式下以非常高的定時分辨率捕獲非常長的緩沖數(shù)據(jù)。選擇適當?shù)腇PGA 調試方法這兩種方法的使用效果要視具體情況而定。挑戰(zhàn)在于確定哪種方法更適合您的設計?？梢宰詥栆韵聨讉€問題：預計問題是什么？如果您認為預計問題僅限于FPGA內部的功能問題，那么使用嵌入式邏輯分析儀可以提供要求的所有調試能力。然而，如果您預計會出現(xiàn)更大的調試問題，需要驗證定時余量，把內部FPGA活動與電路板上的其它活動聯(lián)系起來，或需要更強大的觸發(fā)功能，那么更適合使用外部測試設備來滿足您調試需求。簡化Xilinx和A

11、ltera FPGA調試過程應用指南特點嵌入式外部混合外部邏輯邏輯分析儀信號示波器分析儀采樣深度調試定時問題時間關聯(lián)性能觸發(fā)功能使用輸出針腳采集速度表1. 選擇滿足您需求的適當?shù)腇PGA 調試方法。除狀態(tài)數(shù)據(jù)外，您是否還需要查看快速定時信息？外部MSO或邏輯分析儀可以以遠遠低于1 ns的分辨率查看FPGA信號的詳細定時關系。這有助于檢驗事件的實際發(fā)生狀況是否符合設計方案，并檢驗設計的定時余量。嵌入式邏輯分析儀只能捕獲與FPGA中存在的指定時鐘同步的數(shù)據(jù)。您需要捕獲多深的數(shù)據(jù)？您可以使用外部MSO 或邏輯分析儀，接入更大的采樣深度。例如，在SignalTap II中，最大采樣深度設置為128 K

12、b，這就是一種設備限制。但是，在外部MSO中，可以捕獲最多10M的樣點，在邏輯分析儀中，可以捕獲最多256M 的樣點。這可以幫助您查看更多的問題和可能原因，從而縮短調試時間。設計中的針腳或資源是否受到限制？使用嵌入式邏輯分析儀不要求額外的輸出針腳，但必須占用內部FPGA 資源，實現(xiàn)邏輯分析儀功能。使用外部測試設備要求使用額外的輸出針腳，但對占用內部FPGA資源的需求達到最小(或不需要占用內部FPGA資源。表1概括了每種方法的相對優(yōu)勢。簡化Xilinx和Altera FPGA調試過程應用指南圖2. 典型的FPGAView 實現(xiàn)方案。PC電路板測試復用器USB 轉換器泰克邏輯分析儀探頭FPGAVi

13、ew TM軟件FPGAView TM 的優(yōu)勢FPGAView 概述外部測試設備方法有效使用FPGA中的“P”(處理能力，對設備進行必要的重新配置，以把感興趣的內部信號路由到一般數(shù)量較少的針腳上。這是一種非常實用的方法，但有其局限性： 每次在需要考察一套不同的內部信號時，您都需要改變設計(在RTL級或使用FPGA編輯器工具，把所需的信號組路引導到調試針腳上。這不僅耗費時間，而且在要求重新匯編設計時會改變設計的定時，可能會隱藏需要解決的問題。 一般來說，調試針腳的數(shù)量較少，內部信號與調試針腳1:1的關系會限制查看和洞察設計的能力。為克服這些局限性，業(yè)內已經(jīng)研制出一種FPGA調試方法，不僅擁有外部測

14、試設備方法的所有優(yōu)勢，還消除了主要局限性。First Silicon Solution的FPGAView 在與泰克MSO4000系列混合信號示波器或TLA系列邏輯分析儀結合使用時，為調試Xilinx 和Altera FPGA及周邊硬件提供了一個完整的解決方案(參閱圖2。通過這種組合，您可以： 同時查看內部活動和外部活動 迅速改變FPGA 內部探點，而不需重新匯編設計 每個針腳監(jiān)測多個內部FPGA 信號此外，F(xiàn)PGAView可以在一臺設備中處理多個測試內核(用來監(jiān)測不同的時鐘域，在一條JTAG 鏈上處理多臺FPGA 設備。簡化Xilinx和Altera FPGA調試過程應用指南圖3a. 用來定義

15、和插入測試內核的Altera 邏輯分析儀接口編輯器實例。指定調試針腳數(shù)量指定需要測試的組數(shù)指定分析模式(定時或狀態(tài)指定時鐘(如果使用狀態(tài)模式通電模式使用FPGAView使用FPGAView 的過程由幾個簡便的步驟組成：第1步. 配置并把適當?shù)臏y試內核插入FPGA 設計第2步. 配置FPGAView，使其與調試環(huán)境相匹配第3步. 建立FPGA 針腳與MSO 或TLA 邏輯分析儀 通道的對應關系第4. 進行測量下面幾節(jié)詳細介紹了各個步驟。第1步. 插入內核第一步是配置測試內核，把它插入設計中。例如，在使用Altera設備時，可以使用Altera的邏輯分析儀接口編輯器，創(chuàng)建最適合自己需求的測試核(參

16、閱圖3a。FS2芯片儀器化發(fā)生器(OCIGEN用來指定并把測試核插入Xilinx 設備中(參閱圖3b。對大多數(shù)測試核心，您可以指定下述參數(shù)：Pin Count (針腳數(shù)量: 指希望把多少個針腳專用于外部測試設備接口。Bank Count (組數(shù): 指希望映射到每個針腳的內部信號數(shù)量。Output/Capture Mode (輸出/捕獲模式: 選擇希望執(zhí)行的采集類型，可以選擇Combination/Timing(組合邏輯/定時模式或Registered/State (寄存器/狀態(tài)模式。Clock (時鐘: 如果選擇了Registered/State (寄存器/狀態(tài)模式的捕獲模式，這個選項允許選擇

17、測試內核的取樣時鐘。在為調試要求選擇適當?shù)膮?shù)后，需要選擇測試內核對輸出將使用哪些針腳。您還需要選擇探測哪些信號，并把這些信號分成組。簡化Xilinx和Altera FPGA調試過程應用指南第2步. 配置FPGAView，使其與調試環(huán)境相匹配從FPGAView窗口中，建立到JTAG編程電纜的連接(參閱圖4及到外部測試設備的連接。圖5a和5b顯示了到TLA 系列邏輯分析儀、MSO4000系列示波器或PC 工作站的連接。這些配置為您滿足調試挑戰(zhàn)提供了所需的靈活性。圖3b.圖. 配置到JTAG編程電纜的連接。圖5a. 配置到TLA 的連接。圖5b. 配置到MSO4000的連接。簡化Xilinx和Altera FPGA調試過程 應用指南圖6. FPGAView 迅速簡便地映射針腳。第3步. 把FPGA 針腳映射到混合信號示波器或邏輯分析儀下一步是映射FPGA針腳和MSO4000系列混合信號示波器或TLA 系列邏輯分析儀之間的物理連接。然后FPGAView 可以自動更新MSO 或邏輯分析儀上顯示的信號名稱，與測試內核目前監(jiān)測的FPGA設計中的信號名稱相匹配。為此，只需點擊Probes(探頭按鈕，啟動一個拖放窗口，把測試內核輸出信號名稱與邏輯分析儀上相應的通道連接起來(參閱圖6。對某一條目標連接，這種指配過程只需執(zhí)行一次。簡