集成電路工藝原理未來趨勢與挑戰(zhàn)

1、集成電路工藝原理未來趨勢與挑戰(zhàn)大綱大綱 第一章第一章 前言前言第二章第二章 晶體生長晶體生長第三章第三章 實驗室凈化及硅片清洗實驗室凈化及硅片清洗第四章第四章 光刻光刻第五章第五章 熱氧化熱氧化第六章第六章 熱擴散熱擴散第七章第七章 第八章第八章 第九章第九章 刻蝕刻蝕第十章第十章 接觸與互連接觸與互連第十第十一一章章 工藝集成工藝集成第十二章第十二章 未來趨勢與挑戰(zhàn)未來趨勢與挑戰(zhàn)2新型器件結(jié)構(gòu)新型器件結(jié)構(gòu)目前研發(fā)焦點目前研發(fā)焦點“無光源無光源”納米結(jié)構(gòu)制備技術(shù)納米結(jié)構(gòu)制備技術(shù)319001950196019702000VacuumTubeTransistorICLSIULSI10 cmcmmm

2、10 mm100 nm一百年中，電子開關(guān)器件的關(guān)鍵（最小）尺寸縮小一百年中，電子開關(guān)器件的關(guān)鍵（最小）尺寸縮小10106 6倍倍! !10-1 m10-2 m10-3 m10-5 m10-7 m器件幾何尺寸的持續(xù)減小成就了微電子技術(shù)的無處不在，器件幾何尺寸的持續(xù)減小成就了微電子技術(shù)的無處不在，產(chǎn)生了無數(shù)的應用，造就了信息社會。產(chǎn)生了無數(shù)的應用，造就了信息社會。Down Scaling：Enabler4器件幾何尺寸的減小直接導致器件幾何尺寸的減小直接導致：1 1、減小寄生電容，由此減小、減小寄生電容，由此減小MOSFETMOSFET的開關(guān)時間的開關(guān)時間減小功耗減小功耗2 2、增加單位面積晶體管的

3、數(shù)量、增加單位面積晶體管的數(shù)量增強電路功能增強電路功能 促成并行運算促成并行運算 增大運算速度增大運算速度器件幾何尺寸器件幾何尺寸的減小最為關(guān)的減小最為關(guān)鍵、有效鍵、有效Prof. Iwai, Tokyo Inst Tech.為什么要減小器件的幾何尺寸為什么要減小器件的幾何尺寸? ?5集成電路特性的改善和成本的降低主要是通過晶體管幾何尺集成電路特性的改善和成本的降低主要是通過晶體管幾何尺寸持續(xù)不斷地減小得以實現(xiàn)的。寸持續(xù)不斷地減小得以實現(xiàn)的。集成電路工藝的發(fā)展和進步集成電路工藝的發(fā)展和進步Performance / Cost Market Growth200020052010201520201

4、10100GATE LENGTH (nm)YEAR LOW POWER HIGH PERFORMANCEITRS，International Technology Roadmap for SemiconductorsTransistor ScalingPITCHInvestment YEAR:20042007201020122014HALF-PITCH: 65 nm45 nm32 nm22 nm 15 nm6WakabayashiNECLength of 18 Si atomsIts real (nano-device)!7體硅體硅MOSFET技術(shù)技術(shù)Current flowing betwe

5、en the Source and Drain is controlled by the voltage on the Gate electrode SubstrateGateSourceDrainMetal-Oxide-Semiconductor Field-Effect Transistor:柵長柵長, Lg絕緣氧柵厚度絕緣氧柵厚度, Tox結(jié)深結(jié)深, XjM. Bohr, Intel DeveloperForum, September 2004GSDcourtesy of Prof. KurodaKeio University)期望得到的期望得到的MOSFET特性特性:開啟時驅(qū)動電流要大

6、開啟時驅(qū)動電流要大（High ON current）關(guān)閉時漏電流要小關(guān)閉時漏電流要?。↙ow OFF current）|GATE VOLTAGE|CURRENTVT8MOSFET：一個低功耗、效：一個低功耗、效率高的邏輯開關(guān)率高的邏輯開關(guān)P welln+ sourcen+ drainGate oxiden+ poly gateGate spacerVGLog(ID)Ideal switchVtIonIoffMOSFET switchIoffLWS/CWD/CSourceDrainVG=VDChannelBCPVD- - - -N+N+N+-LWS/CWD/CSourceDrainVG=0Cha

7、nnelBCPd- - -N+N+N+After F. BOEUF, MIGAS 20069為什么需要新的晶體管結(jié)構(gòu)為什么需要新的晶體管結(jié)構(gòu)? 當溝道長度當溝道長度Lg 減小時，漏電流必須得到有效的控制減小時，漏電流必須得到有效的控制 漏電流同時也發(fā)生在遠離溝道的表面區(qū)漏電流同時也發(fā)生在遠離溝道的表面區(qū) Lets get rid of it!DrainSourceGateThin-BodyMOSFETBuried OxideSourceDrainGateSubstrate“Silicon-on-Insulator” (SOI)Wafer Lg10薄體薄體MOSFET使用薄體可以有效地控制漏電流

8、，要求：使用薄體可以有效地控制漏電流，要求：TSi Lg雙柵結(jié)構(gòu)更有利于溝道的縮短，可至雙柵結(jié)構(gòu)更有利于溝道的縮短，可至 Lg10 nmUltra-Thin Body (UTB)Buried OxideSubstrateSourceDrainGateTSi LgDouble-Gate (DG)GateSourceDrainGateTSi11雙柵雙柵 “FinFET”Planar DG-FETGateSourceDrainGateTSiFin Width = TSi LgGATESOURCEDRAIN20 nm10 nmY.-K. Choi et al., IEEE Intl Electron

9、Devices Meeting 200115 nm Lg FinFET:Fin Height HFIN = W/2D. Hisamoto et al., IEEE Intl Electron Devices Meeting, 1998N. Lindert et al., IEEE Electron Device Letters, p.487, 2001FinFETSourceDrainGateLg12 14 nm 10 nmABMetalGateNanowireChannelMetallicSourceMetallic DrainHigh-K gatedielectricSpacerSpace

10、rABLG10 nmd 14 nmd 10 nm一種可能的未來一種可能的未來MOSFET的結(jié)構(gòu)的結(jié)構(gòu)13目前研發(fā)焦點目前研發(fā)焦點: 如何增大驅(qū)動電流？如何增大驅(qū)動電流？Courtesy Prof. Saraswat (Stanford University)Low S/D resistance14前端工藝中的一些關(guān)鍵技術(shù)前端工藝中的一些關(guān)鍵技術(shù)原子層級淀積原子層級淀積 Atomic layer deposition (ALD) Atomic layer deposition (ALD) 實現(xiàn)柵氧層淀積的原子層級控制實現(xiàn)柵氧層淀積的原子層級控制脈沖激光退火脈沖激光退火 Pulsed laser

11、annealingPulsed laser annealing實現(xiàn)超快、低實現(xiàn)超快、低“熱預算熱預算”（即?。葱tDt）高溫退火）高溫退火等離子浸沒式注入等離子浸沒式注入 Plasma immersion implantationPlasma immersion implantation實現(xiàn)超淺離子注入實現(xiàn)超淺離子注入高電導溝導工程高電導溝導工程 High mobility channelHigh mobility channel實現(xiàn)局域壓縮或拉伸應力實現(xiàn)局域壓縮或拉伸應力等等等等Prof. Iwai, Tokyo Inst Tech.15后端工藝中的一些關(guān)鍵技術(shù)后端工藝中的一些關(guān)鍵技術(shù)P

12、rof. Iwai, Tokyo Inst Tech.原子層級淀積原子層級淀積 Atomic layer deposition (ALD) Atomic layer deposition (ALD) 實現(xiàn)銅籽晶層和擴散阻擋層淀積的原子層級控制實現(xiàn)銅籽晶層和擴散阻擋層淀積的原子層級控制多孔金屬間介質(zhì)薄膜的材料和工藝多孔金屬間介質(zhì)薄膜的材料和工藝有效地減小互連體系中的寄生電容有效地減小互連體系中的寄生電容大馬士革工藝大馬士革工藝 Damascene processingDamascene processing實現(xiàn)取代傳統(tǒng)鋁布線的先進銅互連技術(shù)實現(xiàn)取代傳統(tǒng)鋁布線的先進銅互連技術(shù)三維多層金屬布線三維多

13、層金屬布線 Multilevel-multilayer metallizationMultilevel-multilayer metallization，3D3D有效使用珍貴的硅表面，實現(xiàn)超大規(guī)模集成技術(shù)有效使用珍貴的硅表面，實現(xiàn)超大規(guī)模集成技術(shù)等等等等16Graphene sheetSingle-walled carbon nanotube (SWNT)Various kinds of semiconducting nanowires:Si, Ge, InSb, GaAs, SiC, GaN, ZnO, etc.17關(guān)鍵尺寸 100 nmResistCourtesy Per-Erik Hel

14、lstrm（Hellberg）“無光源無光源”納米結(jié)構(gòu)制備技術(shù)納米結(jié)構(gòu)制備技術(shù)18Ref：KLA TencorWave length (I)Line widthDeep Sub-wavelength LithoSub-wavelength LithoOPC at180 nmAggressive OPC at 30%for each nodeImmersionLithography350 nm365 nm180 nm248 nm193 nm130 nm90 nm65 nm45 nmPROCESS CONTROL: THE INVESTMENT THAT YIELDSNovel Processin

15、g（工藝革新）（工藝革新）：EnablerProf. Iwai, Tokyo Inst Tech.19為什么為什么“光刻光刻”技術(shù)如此成功技術(shù)如此成功? ?價格方面：價格方面： 193 nm 光刻設備光刻設備 20 M$ 一套光刻版一套光刻版 1 M$高分辨率并能實現(xiàn)大批量生產(chǎn)！高分辨率并能實現(xiàn)大批量生產(chǎn)！100 wafers/hour20光刻基本要求光刻基本要求 理想的光刻理想的光刻分辨率分辨率ResolutionGood圖形圖形Pattern shapeAny大、小圖形混合大、小圖形混合Large & small patternsYes對準精度對準精度AlignmentGood產(chǎn)量

16、產(chǎn)量ThroughputHigh初始價位初始價位Initial costLow運行費運行費Running costLow21適用于小批量制備適用于小批量制備/ /制造的納米級制造的納米級“光刻光刻” 電子束曝光，電子束曝光，EBL：Electron-Beam Litho 納米壓印，納米壓印， NIL：Nano-Imprint Litho “側(cè)墻轉(zhuǎn)移側(cè)墻轉(zhuǎn)移”，STL：Sidewall-Transfer Litho22EBLEBL的特征和優(yōu)點的特征和優(yōu)點+直寫、靈活直寫、靈活+任意形狀任意形狀+ 0.1 nm+束斑直徑束斑直徑/寬寬 5 nm23EBLEBL的分辨率的分辨率 高能：高能：100

17、keV高對比度的光刻膠高對比度的光刻膠薄薄光刻膠光刻膠 用疊層光刻膠用疊層光刻膠 用用“硬膠硬膠”Hard maskWaferThick resistThin resistWaferHard Mask24EBLEBL分辨率的提高分辨率的提高 使用不同光刻膠的對比使用不同光刻膠的對比相等亮相等亮/暗線寬的分辨率暗線寬的分辨率25NILNIL工藝流程和特征工藝流程和特征壓印及壓印及UV光輻照光輻照 Step and flash分辨率分辨率 10 nm任意圖形任意圖形石英母版復制實用版方法石英母版復制實用版方法套刻精度套刻精度 1 m，有聲稱到，有聲稱到 100 nm的的C.R.K. Marrian

18、 and D.M. Tennant, JVST, 200350 nm pillars after 500 imprints with the same master26NILNIL在大尺寸硅片上應用實例在大尺寸硅片上應用實例27NILNIL在多柵納米晶體管在多柵納米晶體管FinFETFinFET中應用實例中應用實例28NILNIL制作的互連雙大馬士革結(jié)制作的互連雙大馬士革結(jié)構(gòu)。減少制作步驟。構(gòu)。減少制作步驟。29Top viewCross sectionWaferSiO2poly-SiSi0.2Ge0.8Resist“側(cè)墻轉(zhuǎn)移側(cè)墻轉(zhuǎn)移” STLSTL的工藝流程，的工藝流程，1 1目標：制備納米

19、級多晶硅柵（紅色條塊）目標：制備納米級多晶硅柵（紅色條塊）30Top viewCross sectionWaferSiO2poly-SiSi0.2Ge0.8SiNSTLSTL的工藝流程，的工藝流程，2 231Top viewCross sectionWaferSiO2poly-SiSi0.2Ge0.8SiNSiNSTLSTL的工藝流程，的工藝流程，3 332Top viewCross sectionWaferSiO2poly-SiSiNResistSTLSTL的工藝流程，的工藝流程，4 433Top viewCross sectionWaferSiO2poly-SiSiNResistSTLST

20、L的工藝流程，的工藝流程，5 534Top viewCross sectionWaferSiO2poly-SiSiNResistSTLSTL的工藝流程，的工藝流程，6 635Top viewCross sectionWaferSiO2poly-SiSTLSTL的工藝流程，的工藝流程，7 7SiN3610 poly-Si linesWidth=45 nmpoly-Si contactH=15 nmW=15 nmpoly-SiNiSi50nm150nmSiSTLSTL的工藝流程，的工藝流程，8 837Fin W=35 nm Fin H=27 nm L=70 nmZhang & Qiu et

21、 al. IEEE EDL May 2008Al wiringContact holes to S/DDouble Fin channelGateFinFET produced using STL twice38 常規(guī)光刻技術(shù)和標準硅薄膜工藝技常規(guī)光刻技術(shù)和標準硅薄膜工藝技術(shù)的革新和結(jié)合術(shù)的革新和結(jié)合 對細線條而言，理論上對細線條而言，理論上 k k1 10 0 PitchPitch的大小由的大小由常規(guī)光刻技術(shù)的常規(guī)光刻技術(shù)的分辨率決定分辨率決定 常規(guī)光刻技術(shù)常規(guī)光刻技術(shù)的使用保證了高產(chǎn)的使用保證了高產(chǎn)率率“側(cè)墻轉(zhuǎn)移側(cè)墻轉(zhuǎn)移”( STL)STL)的特征和優(yōu)點的特征和優(yōu)點392n lines after n iterations of spacer lithography!1st Spacers2nd Spacers3rd Spacers運用