CPLDFPGA可編程邏輯器件VHDL語(yǔ)言基礎(chǔ)

1、VHDL語(yǔ)言基礎(chǔ)桂林師范高等?？茖W(xué)校羊日飛什么是VHDL語(yǔ)言？VHDL語(yǔ)言的由來(lái)nVery high speed integrated Circuit Hardware Description Language (VHDL)超高速集成電路硬件描述語(yǔ)言q是工業(yè)界標(biāo)準(zhǔn)的一種硬件描述語(yǔ)言qIEEE Std 1076-1987 (稱為 VHDL 1987)qIEEE Std 1076-1993 (稱為 VHDL 1993)什么是硬件描述語(yǔ)言？n用來(lái)描述硬件的語(yǔ)言，或者說(shuō)是用來(lái)描述數(shù)字電路/系統(tǒng)的語(yǔ)言數(shù)字電路/系統(tǒng)如何表示（描述）？n舉例數(shù)字電路/系統(tǒng)如何表示（描述）？n三個(gè)方面：q行為特性（Behav

2、ioral）；q結(jié)構(gòu)特性（Structural）；q物理特性（Physical）；數(shù)字電路/系統(tǒng)如何表示（描述）？n舉例：74HC154 4-16譯碼器VHDL語(yǔ)言的特點(diǎn)n特點(diǎn)q描述電路的行為和結(jié)構(gòu)q依靠EDA工具綜合出具體的電路q工藝無(wú)關(guān)性、可移植性、易于維護(hù)與Verilog HDL比較n學(xué)會(huì)其中的一種，另一種也學(xué)會(huì)了90nVHDL比Verilog HDL更規(guī)范，適合于入門nVerilog HDL比VHDL更靈活，或者更接近于C語(yǔ)言的語(yǔ)法，所以實(shí)際設(shè)計(jì)中用得較多。與C語(yǔ)言比較nVHDL語(yǔ)言是硬件描述語(yǔ)言；C語(yǔ)言是過(guò)程化的程序設(shè)計(jì)語(yǔ)言。nC語(yǔ)言是各種指令的集合；VHDL是各種描述語(yǔ)句的集合nV

3、HDL語(yǔ)言應(yīng)用于CPLD/FPGA設(shè)計(jì)、C語(yǔ)言用于嵌入式處理器編程n語(yǔ)法上有相似的地方VHDL程序結(jié)構(gòu)n庫(kù)引用n實(shí)體n結(jié)構(gòu)體VHDL程序結(jié)構(gòu)n示例Library ieee;Use ieee.std_logic_1164.all;-entity xor_gate is port(a, b: IN bit; c: OUT bit) ;end xor_gate; - architecture data_flow1 of xor_gate isbegin c=(a and (not b) or (not a) and b);end data_flow1;- 庫(kù)引用- 實(shí)體- 構(gòu)造體庫(kù)引用n出現(xiàn)在VHD

4、L代碼最開(kāi)始的部分n類似于C語(yǔ)言中的.h頭文件引用n一個(gè)庫(kù)是一些常用VHDL代碼的集合。library ieee; -聲明所選擇的庫(kù)名稱use ieee.std_logic_1164.all;-聲明所選擇的程序包名稱關(guān)鍵字VHDL語(yǔ)言不區(qū)分大小寫庫(kù)名庫(kù)名程序包名程序包的組成部分注釋語(yǔ)句實(shí)體n實(shí)體描述的可以是一個(gè)完整的電路、電路的某個(gè)組成模塊。n實(shí)體描述電路的外部特性：端口說(shuō)明語(yǔ)法格式語(yǔ)法格式entity 實(shí)體名稱實(shí)體名稱 is port(端口名：信號(hào)模式 信號(hào)類型；);end 實(shí)體名稱；實(shí)體名稱；實(shí)體定義中的端口說(shuō)明n端口名：是賦于每個(gè)外部引腳的名稱。n信號(hào)模式：用來(lái)說(shuō)明數(shù)據(jù)、信號(hào)通過(guò)該端口的

5、方向。有四種：n（1）IN（輸入）n（2）OUT （輸出）n（3）INOUT （雙向）n（4）BUFFER （緩沖）IN（輸入）n信號(hào)從外部經(jīng)該端口輸入至實(shí)體；信號(hào)從外部經(jīng)該端口輸入至實(shí)體；n單向端口；單向端口；entityOUT（輸出）n從實(shí)體輸出至外部；從實(shí)體輸出至外部；n單向端口；單向端口；entity實(shí)體定義中的端口說(shuō)明n信號(hào)類型qbit、std_logic、integer、bit_vector、std_logic_vectorqstd_logic：標(biāo)準(zhǔn)邏輯位，該信號(hào)類型有8種取值：nX - -強(qiáng)未知n0 - -強(qiáng)0n1 - -強(qiáng)1nZ - -高阻態(tài)nW - -弱未知nL - -弱0n

6、H - -弱1n_ - -無(wú)關(guān)實(shí)體定義舉例1n2輸入“與非”門Entity nand2 isport(A,B:in std_logic; Y:out std_logic);End nand2;指出哪些是關(guān)鍵字、實(shí)體名稱、有幾個(gè)端口、端口名稱等實(shí)體定義舉例2n反相器Entity inverter isport(A:in std_logic; Y:out std_logic);End inverter;指出哪些是關(guān)鍵字、實(shí)體名稱、有幾個(gè)端口、端口名稱等結(jié)構(gòu)體n實(shí)體的結(jié)構(gòu)體是對(duì)實(shí)體的具體描述。architecture 結(jié)構(gòu)體名結(jié)構(gòu)體名 of 實(shí)體名實(shí)體名 is 結(jié)構(gòu)體說(shuō)明部分結(jié)構(gòu)體說(shuō)明部分begin

7、 結(jié)構(gòu)體功能描述部分結(jié)構(gòu)體功能描述部分end 結(jié)構(gòu)體名；結(jié)構(gòu)體名；結(jié)構(gòu)體的語(yǔ)法格式為：結(jié)構(gòu)體的語(yǔ)法格式為：關(guān)鍵字VHDL語(yǔ)言不區(qū)分大小寫核心內(nèi)容難點(diǎn)難點(diǎn)結(jié)構(gòu)體功能描述部分如何寫？n結(jié)構(gòu)體功能描述部分是結(jié)構(gòu)體中真正描述實(shí)體的部分n在該部分中描述實(shí)體的方式共有兩類：q對(duì)實(shí)體的行為進(jìn)行描述n包括兩種方法：q（1）行為描述：順序描述實(shí)體的行為。q（2）數(shù)據(jù)流描述：以信號(hào)的方式描述電路內(nèi)數(shù)據(jù)的流動(dòng)。q對(duì)實(shí)體的結(jié)構(gòu)進(jìn)行描述q（3）結(jié)構(gòu)描述：描述實(shí)體內(nèi)的結(jié)構(gòu)組織和元件互連關(guān)系。結(jié)構(gòu)體舉例1n2輸入“與非”門architecture nand2_stru of nand2 isbeginY=A nand B;

8、end nand2_stru ;賦值操作符（體現(xiàn)信號(hào)的連接）邏輯操作符（與非操作）完整2輸入與非門VHDL代碼Library ieee;Use ieee.std_logic_1164.all;Entity nand2 isport(A,B:in std_logic; Y:out std_logic);End nand2;Architecture nand2_stru of nand2 isbeginY=A nand B;End nand2_stru;寫完VHDL代碼做什么？nFPGA設(shè)計(jì)流程q完成VHDL代碼的設(shè)計(jì)輸入后，要在FPGA集成開(kāi)發(fā)環(huán)境中進(jìn)行后續(xù)操作。q第一個(gè)后續(xù)操作就是“綜合綜合”n“綜合綜合”是是EDA工具的最重要的功能，是根據(jù)硬