第六講VHDL并行語(yǔ)句

1、EDA技術(shù)VHDL并行語(yǔ)句1第6講 VHDL并行語(yǔ)句并行語(yǔ)句是硬件描述語(yǔ)言與軟件程序最大的區(qū)別所在。所有并行語(yǔ)并行語(yǔ)句是硬件描述語(yǔ)言與軟件程序最大的區(qū)別所在。所有并行語(yǔ)句在結(jié)構(gòu)體中的執(zhí)行都是同時(shí)進(jìn)行的，即它們的執(zhí)行順序與語(yǔ)句書寫的句在結(jié)構(gòu)體中的執(zhí)行都是同時(shí)進(jìn)行的，即它們的執(zhí)行順序與語(yǔ)句書寫的順序無(wú)關(guān)。這種并行性是由硬件本身的并行性決定的，即一旦電路接通順序無(wú)關(guān)。這種并行性是由硬件本身的并行性決定的，即一旦電路接通電源，它的各部分就會(huì)按照事先設(shè)計(jì)好的方案同時(shí)工作。電源，它的各部分就會(huì)按照事先設(shè)計(jì)好的方案同時(shí)工作。VHDL有幾種主要并行語(yǔ)句：有幾種主要并行語(yǔ)句：進(jìn)程語(yǔ)句進(jìn)程語(yǔ)句塊語(yǔ)句塊語(yǔ)句并行信號(hào)

2、賦值語(yǔ)句并行信號(hào)賦值語(yǔ)句元件例化語(yǔ)句元件例化語(yǔ)句生成語(yǔ)句生成語(yǔ)句并行過(guò)程調(diào)用語(yǔ)句并行過(guò)程調(diào)用語(yǔ)句EDA技術(shù)VHDL并行語(yǔ)句2第6講 VHDL并行語(yǔ)句進(jìn)程進(jìn)程(Process)語(yǔ)句是一種并發(fā)處理語(yǔ)句，在一個(gè)構(gòu)造體中多個(gè)語(yǔ)句是一種并發(fā)處理語(yǔ)句，在一個(gè)構(gòu)造體中多個(gè)Process是同時(shí)并行運(yùn)行，它是是同時(shí)并行運(yùn)行，它是VHDL語(yǔ)言中描述硬件系統(tǒng)并發(fā)行為的最語(yǔ)言中描述硬件系統(tǒng)并發(fā)行為的最基本的語(yǔ)句。它的特點(diǎn)歸納如下：基本的語(yǔ)句。它的特點(diǎn)歸納如下： 一個(gè)進(jìn)程語(yǔ)句可以與其他進(jìn)程語(yǔ)句并發(fā)運(yùn)行；一個(gè)進(jìn)程語(yǔ)句可以與其他進(jìn)程語(yǔ)句并發(fā)運(yùn)行； 進(jìn)程語(yǔ)句可以存取在設(shè)計(jì)實(shí)體或構(gòu)造體中定義的所有信號(hào)；進(jìn)程語(yǔ)句可以存取在設(shè)計(jì)實(shí)

3、體或構(gòu)造體中定義的所有信號(hào)； 在一個(gè)進(jìn)程模塊內(nèi)的語(yǔ)句都是按順序執(zhí)行的；在一個(gè)進(jìn)程模塊內(nèi)的語(yǔ)句都是按順序執(zhí)行的； 進(jìn)程有掛起和執(zhí)行兩個(gè)狀態(tài)，要激活進(jìn)程，在進(jìn)程結(jié)構(gòu)中必須包含一進(jìn)程有掛起和執(zhí)行兩個(gè)狀態(tài)，要激活進(jìn)程，在進(jìn)程結(jié)構(gòu)中必須包含一個(gè)敏感信號(hào)列表或含一個(gè)個(gè)敏感信號(hào)列表或含一個(gè)Wait語(yǔ)句；語(yǔ)句； 進(jìn)程之間的通信是通過(guò)信號(hào)傳遞實(shí)現(xiàn)的。進(jìn)程之間的通信是通過(guò)信號(hào)傳遞實(shí)現(xiàn)的。 進(jìn)程語(yǔ)句進(jìn)程語(yǔ)句 （Process）第6講 VHDL并行語(yǔ)句EDA技術(shù)VHDL并行語(yǔ)句3第6講 VHDL并行語(yǔ)句塊語(yǔ)句是將結(jié)構(gòu)體中的并行語(yǔ)句組合在一起，其主要目的是改善并塊語(yǔ)句是將結(jié)構(gòu)體中的并行語(yǔ)句組合在一起，其主要目的是改善并

4、行語(yǔ)句及其結(jié)構(gòu)的可讀性，一般用于較復(fù)雜的行語(yǔ)句及其結(jié)構(gòu)的可讀性，一般用于較復(fù)雜的VHDL程序中；但從綜合程序中；但從綜合的角度看，的角度看，BLOCK語(yǔ)句沒(méi)有實(shí)用價(jià)值。語(yǔ)句沒(méi)有實(shí)用價(jià)值。塊語(yǔ)句的語(yǔ)法描述如下：塊語(yǔ)句的語(yǔ)法描述如下： 塊語(yǔ)句（塊語(yǔ)句（Block）第6講 VHDL并行語(yǔ)句EDA技術(shù)VHDL并行語(yǔ)句4第6講 VHDL并行語(yǔ)句說(shuō)明語(yǔ)句與結(jié)構(gòu)體的說(shuō)明語(yǔ)句相同，主要是對(duì)該塊所要用到的對(duì)象、說(shuō)明語(yǔ)句與結(jié)構(gòu)體的說(shuō)明語(yǔ)句相同，主要是對(duì)該塊所要用到的對(duì)象、其它模塊等加以說(shuō)明?？烧f(shuō)明的項(xiàng)目有：其它模塊等加以說(shuō)明?？烧f(shuō)明的項(xiàng)目有： 端口說(shuō)明、類屬說(shuō)明；端口說(shuō)明、類屬說(shuō)明； 子程序說(shuō)明及子程序體；子程序

5、說(shuō)明及子程序體； 類型說(shuō)明；類型說(shuō)明； 常數(shù)說(shuō)明；常數(shù)說(shuō)明； 信號(hào)說(shuō)明；信號(hào)說(shuō)明； 元件說(shuō)明等。元件說(shuō)明等。 塊語(yǔ)句（塊語(yǔ)句（Block）第6講 VHDL并行語(yǔ)句EDA技術(shù)VHDL并行語(yǔ)句5第6講 VHDL并行語(yǔ)句例例1：ARCHITECTURE behave OF test_block ISBEGIN.p1:BLOCKBEGINaequalb=1 WHEN a=b ELSE 0;agreatbb ELSE 0;alessb=1 WHEN ab ELSE 0;END BLOCK;.END behave; 塊語(yǔ)句（塊語(yǔ)句（Block）第6講 VHDL并行語(yǔ)句EDA技術(shù)VHDL并行語(yǔ)句6第6講 V

6、HDL并行語(yǔ)句BLOCK是可以嵌套的，內(nèi)層是可以嵌套的，內(nèi)層BLOCK塊可以使用外層塊可以使用外層BLOCK塊所定義塊所定義的信號(hào)，而反之則不行。的信號(hào)，而反之則不行。例例2：BLK1：BlockSignal qbus；std_logic_vector；BeginBLK2：BlockSignal qbus：std_logic_vector；BeginBLK2語(yǔ)句語(yǔ)句-使用使用BLK1中的中的qbus：BLK1-qbusEnd Block BLK2BLK1語(yǔ)句語(yǔ)句End Block BLK1（盡量不要用同名變量或信號(hào)。）（盡量不要用同名變量或信號(hào)。） 塊語(yǔ)句（塊語(yǔ)句（Block）第6講 VHDL

7、并行語(yǔ)句EDA技術(shù)VHDL并行語(yǔ)句7第6講 VHDL并行語(yǔ)句塊是一個(gè)獨(dú)立的子結(jié)構(gòu)，它可以包含塊是一個(gè)獨(dú)立的子結(jié)構(gòu)，它可以包含 Port 和和 Generic 語(yǔ)句。這樣語(yǔ)句。這樣就允許設(shè)計(jì)者通過(guò)這兩個(gè)語(yǔ)句將塊內(nèi)的信號(hào)變化傳遞給塊的外部信號(hào)，就允許設(shè)計(jì)者通過(guò)這兩個(gè)語(yǔ)句將塊內(nèi)的信號(hào)變化傳遞給塊的外部信號(hào)，同樣也可以將塊外部的信號(hào)變化傳遞給塊的內(nèi)部。同樣也可以將塊外部的信號(hào)變化傳遞給塊的內(nèi)部。Port 和和 Generic 語(yǔ)句的這種性能，將允許在一個(gè)新的設(shè)計(jì)中可重復(fù)語(yǔ)句的這種性能，將允許在一個(gè)新的設(shè)計(jì)中可重復(fù)使用已有的使用已有的 Block 塊。在新的模塊中，如果塊。在新的模塊中，如果Port名和

8、名和Generic名與原來(lái)名與原來(lái)的不一致時(shí)，在塊中采用的不一致時(shí)，在塊中采用 Port 和和 Generic 映射就可以順利解決這個(gè)問(wèn)映射就可以順利解決這個(gè)問(wèn)題。題。 塊語(yǔ)句（塊語(yǔ)句（Block）第6講 VHDL并行語(yǔ)句EDA技術(shù)VHDL并行語(yǔ)句8第6講 VHDL并行語(yǔ)句例例3： 塊語(yǔ)句（塊語(yǔ)句（Block）第6講 VHDL并行語(yǔ)句EDA技術(shù)VHDL并行語(yǔ)句9第6講 VHDL并行語(yǔ)句并行信號(hào)賦值語(yǔ)句有三種形式：并行信號(hào)賦值語(yǔ)句有三種形式：u 簡(jiǎn)單信號(hào)賦值語(yǔ)句簡(jiǎn)單信號(hào)賦值語(yǔ)句簡(jiǎn)單信號(hào)賦值語(yǔ)句的格式：簡(jiǎn)單信號(hào)賦值語(yǔ)句的格式：賦值目標(biāo)賦值目標(biāo)=表達(dá)式表達(dá)式; 并行信號(hào)賦值語(yǔ)句并行信號(hào)賦值語(yǔ)句第6講

9、 VHDL并行語(yǔ)句EDA技術(shù)VHDL并行語(yǔ)句10第6講 VHDL并行語(yǔ)句并行信號(hào)賦值語(yǔ)句有三種形式：并行信號(hào)賦值語(yǔ)句有三種形式：u 條件信號(hào)賦值語(yǔ)句條件信號(hào)賦值語(yǔ)句條件信號(hào)賦值語(yǔ)句的格式：條件信號(hào)賦值語(yǔ)句的格式：賦值目標(biāo)賦值目標(biāo)=表達(dá)式表達(dá)式1 WHEN 賦值條件賦值條件 ELSE表達(dá)式表達(dá)式2 WHEN 賦值條件賦值條件 ELSE.表達(dá)式表達(dá)式n;例例4：ARCHITECTURE archmux OF mux4 ISBEGIN y=a0 WHEN s=00 ELSEa1 WHEN s=01 ELSEa2 WHEN s=10 ELSEa3 ;END archmux; 并行信號(hào)賦值語(yǔ)句并行信號(hào)賦

10、值語(yǔ)句對(duì)比If語(yǔ)句：If條件信號(hào)賦值語(yǔ)句是順序語(yǔ)句，只能用在進(jìn)程（Process）中。第6講 VHDL并行語(yǔ)句EDA技術(shù)VHDL并行語(yǔ)句11第6講 VHDL并行語(yǔ)句并行信號(hào)賦值語(yǔ)句有三種形式：并行信號(hào)賦值語(yǔ)句有三種形式：u 選擇信號(hào)賦值語(yǔ)句選擇信號(hào)賦值語(yǔ)句選擇信號(hào)賦值語(yǔ)句的格式：選擇信號(hào)賦值語(yǔ)句的格式：WITH 選擇表達(dá)式選擇表達(dá)式 SELECT賦值目標(biāo)信號(hào)賦值目標(biāo)信號(hào)=表達(dá)式表達(dá)式1 WHEN 選擇值選擇值1，表達(dá)式表達(dá)式2 WHEN 選擇值選擇值2，.表達(dá)式表達(dá)式n WHEN others;例例5：ARCHITECTURE archmux OF mux4 ISBEGIN WITH s SE

11、LECTy實(shí)參實(shí)參1，形參，形參2=實(shí)參實(shí)參2，.），這種方法與位置），這種方法與位置無(wú)關(guān)。無(wú)關(guān)。建議采用位置關(guān)聯(lián)方法映射實(shí)參與形參。建議采用位置關(guān)聯(lián)方法映射實(shí)參與形參。 元件例化語(yǔ)句元件例化語(yǔ)句第6講 VHDL并行語(yǔ)句EDA技術(shù)VHDL并行語(yǔ)句17第6講 VHDL并行語(yǔ)句例例6：一個(gè)模為：一個(gè)模為10的計(jì)數(shù)器和一個(gè)七段譯碼器的連接。的計(jì)數(shù)器和一個(gè)七段譯碼器的連接。元件例化示意圖如下：元件例化示意圖如下： 元件例化語(yǔ)句元件例化語(yǔ)句注意：元件聲明時(shí)端口名一定要用原元件定義時(shí)的端口名，不能變動(dòng)！注意：元件聲明時(shí)端口名一定要用原元件定義時(shí)的端口名，不能變動(dòng)！第6講 VHDL并行語(yǔ)句EDA技術(shù)VHDL

12、并行語(yǔ)句18第6講 VHDL并行語(yǔ)句生成語(yǔ)句有一種生成語(yǔ)句有一種復(fù)制作用復(fù)制作用，它可以生成與某個(gè)元件或設(shè)計(jì)單元電路，它可以生成與某個(gè)元件或設(shè)計(jì)單元電路完全相同的一組并行元件或設(shè)計(jì)單元電路結(jié)構(gòu)。完全相同的一組并行元件或設(shè)計(jì)單元電路結(jié)構(gòu)。生成語(yǔ)句的格式：生成語(yǔ)句的格式：標(biāo)號(hào)：標(biāo)號(hào)：FOR 循環(huán)變量循環(huán)變量 IN 取值范圍取值范圍 GENERATE說(shuō)明語(yǔ)句；說(shuō)明語(yǔ)句；BEGIN并行語(yǔ)句；并行語(yǔ)句；END GENERATE標(biāo)號(hào)標(biāo)號(hào)；或或標(biāo)號(hào)：標(biāo)號(hào)：IF 條件條件 GENERAE說(shuō)明語(yǔ)句；說(shuō)明語(yǔ)句；BEGIN并行語(yǔ)句；并行語(yǔ)句；END GENERATE標(biāo)號(hào)標(biāo)號(hào)； 生成語(yǔ)句（生成語(yǔ)句（Generate）

13、 第6講 VHDL并行語(yǔ)句EDA技術(shù)VHDL并行語(yǔ)句19第6講 VHDL并行語(yǔ)句例例7：利用：利用Generate 語(yǔ)句產(chǎn)生語(yǔ)句產(chǎn)生4個(gè)個(gè)D觸發(fā)器觸發(fā)器 ，如圖所示。，如圖所示。 生成語(yǔ)句（生成語(yǔ)句（Generate） 第6講 VHDL并行語(yǔ)句EDA技術(shù)VHDL并行語(yǔ)句20第6講 VHDL并行語(yǔ)句例例7：利用：利用Generate 語(yǔ)句產(chǎn)生語(yǔ)句產(chǎn)生4個(gè)個(gè)D觸發(fā)器觸發(fā)器 ，如圖所示。，如圖所示。LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY dff_4 IS PORT(clk,clrn,prn:IN std_logic; d:IN std_logi

14、c_vector(3 DOWNTO 0); q:OUT std_logic_vector(3 DOWNTO 0);END dff_4;ARCHITECTURE archdff_4 OF dff_4 IS COMPONENT dff PORT(d,clk,clrn,prn:IN std_logic; q:OUT std_logic); END COMPONENT; BEGIN dff4:FOR i IN 3 DOWNTO 0 GENERATE u:dff PORT MAP (d(i),clk,clrn,prn,q(i); END GENERATE;END archdff_4; 生成語(yǔ)句（生成語(yǔ)句

15、（Generate） 第6講 VHDL并行語(yǔ)句EDA技術(shù)VHDL并行語(yǔ)句21第6講 VHDL并行語(yǔ)句一般來(lái)講，如果電路中各元件實(shí)體的輸入、輸出端是規(guī)則的，則用一般來(lái)講，如果電路中各元件實(shí)體的輸入、輸出端是規(guī)則的，則用FOR_GENERATE設(shè)計(jì)；如果是不規(guī)則的，則用設(shè)計(jì)；如果是不規(guī)則的，則用IF_GENERATE語(yǔ)句語(yǔ)句設(shè)計(jì)。設(shè)計(jì)。例例8：4位移位寄存器的設(shè)計(jì)，如圖所示。位移位寄存器的設(shè)計(jì)，如圖所示。 生成語(yǔ)句（生成語(yǔ)句（Generate） 第6講 VHDL并行語(yǔ)句EDA技術(shù)VHDL并行語(yǔ)句22第6講 VHDL并行語(yǔ)句例例8：4位移位寄存器的設(shè)計(jì)，如圖所示。位移位寄存器的設(shè)計(jì)，如圖所示。 生成語(yǔ)句（生成