數(shù)字系統(tǒng)設(shè)計舉例-vhdl初步習(xí)題解

1、習(xí)題 1010-1 試用 VHDL 描述一個一位全加器電路。解：程序設(shè)計如下：library ieee;use ieee.std_logic_1164.all;entity my_adder isport(a,b,cin: in bit;cout,sum : out bit);end my_adder;architecture behave of my_adder isbeginsum = a xor b xor cin;cout = (a xor b) and cin) or (a and b);end behave;10-2 試編寫兩個四位二進(jìn)制相減的 VHDL 程序。解：程序設(shè)計如下：l

2、ibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity my_sub4 isport(a b cico: in std_logic_vector(3 downto 0);: in std_logic_vector(3 downto 0);: in std_logic;: out std_logic;result: out std_logic_vector(3 downto 0)1 $ % ! &%& (&%&()%) ! # $ % ! # #* +# + $ % , $ % #* #* !-

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