專用集成電路概念與設(shè)計流程電子教案

1、 1第二講專用集成電路概念及設(shè)計流程 2專用集成電路(IC)概念通用集成電路:市場上能買到的 IC專用集成電路 (ASIC)市場上買不到、需要自己設(shè)計實現(xiàn)的 IC 3半導(dǎo)體產(chǎn)業(yè)的主要產(chǎn)品分類分為四大類： 集成電路，分立器件，光電器件、傳感器 05-07年全球半導(dǎo)體產(chǎn)品銷售比例200520062007集成電路( IC, 通用、專用)84.884.585.4分立器件(Discrete)7.16.76.4光電器件(Optoelectronic)6.1 6.66.3%傳感器 (Sensors)2.02.21.9 51. 微器件（Micro Device）微器件由三部分器件構(gòu)成1.1 微處理器（MPU）

2、 通用型、嵌入式1.2 微控制器（MCU） 4、8、16、32位1.3 數(shù)字信號處理器（DSP） 通用型、嵌入式 61.1 微處理器（MPU） 通用型微處理器PC機或工作站、服務(wù)器等的CPU，具有 高壟斷、高技術(shù)、高利潤、高風(fēng)險 等特征。 嵌入式型微處理器嵌入式CPU的基礎(chǔ)是通用型CPU，本質(zhì)上與通用CPU的區(qū)別不大，只是在各種不同的應(yīng)用中僅保留與具體應(yīng)用有關(guān)的功能，去除冗余的功能。 7通用型微處理器高壟斷：整個行業(yè)的PC市場基本被Intel、AMD兩家所控制，Sun、IBM等少數(shù)公司只能分享工作站與服務(wù)器領(lǐng)域的一部分市場。高技術(shù)：通用CPU強烈追求功能的強大和頻率的提高， 對最先進的IC工藝

3、需求十分迫切，高端CPU已進入45 nm工藝制程。繼續(xù)縮小加工尺寸將遇到漏電流增大及互連線延時問題，因而轉(zhuǎn)向通過改變體系框架發(fā)展多核CPU來達到目標(biāo)。高利潤：以Intel處理器為例，其產(chǎn)品享受著3040%的高額利潤，而像戴爾這樣的計算機公司，卻只有5的利潤。高風(fēng)險：高技術(shù)意味著新的企業(yè)如果想進入這個行業(yè)，必然承受高風(fēng)險這個代價。 8嵌入式CPU嵌入式CPU主要用于消費類家電、汽車電子、工業(yè)設(shè)備等，是一個應(yīng)用高度分散，不斷創(chuàng)新的產(chǎn)業(yè)。與通用CPU領(lǐng)域的“獨大”局面不同，嵌入式CPU呈現(xiàn)的是一個百家爭鳴的形態(tài)。與通用型CPU主要使用x86或PowerPC兩類核心架構(gòu)相比，嵌入式CPU常見的核心架構(gòu)

4、還包括MIPS、ARM、SuperH等。 91.2 微控制器（MCU） MCU是各種自動控制系統(tǒng)的核心，是最早的SoC，它將CPU、RAM、ROM、定時器、I/O接口和外圍電路整合在單一芯片上，形成系統(tǒng)級芯片。對系統(tǒng)的顯示器、鍵盤、傳感器等外圍進行控制。市場的產(chǎn)品生命周期很長（汽車中3到10年，家電中5年）。運用的軟件及操作系統(tǒng)也不太會更換，這些都有別于MPU市場。 10 4、8、16、32位元MCU市場出貨量數(shù)據(jù)來源：In-Stat，2006 111.3 數(shù)字信號處理器（DSP）與微處理器分類一樣，DSP也分為通用DSP與嵌入式DSP兩類。通用DSP的主要市場在于通信應(yīng)用。嵌入式DSP則應(yīng)用

5、廣泛，包括DVD播放機、機頂盒、音視頻接收設(shè)備、MP3播放器、數(shù)碼相機和汽車電子等。 122.存儲器（Memory） 主要包括DRAM和Flash（閃存）兩大類產(chǎn)品。最為體現(xiàn)半導(dǎo)體先進制程和經(jīng)營規(guī)模效應(yīng)的產(chǎn)品。是一種最通用的商品，價格對供求變化的敏感性非常高，波動幅度極大。資金需求大、工藝技術(shù)要求先進，產(chǎn)業(yè)變動起伏，不易控制。市場特點決定需要很大規(guī)模的制造和量產(chǎn)能力，是半導(dǎo)體產(chǎn)業(yè)中最不穩(wěn)定的市場，是制造商和投資者眼中的高風(fēng)險業(yè)務(wù)。存儲器制造廠商經(jīng)營壓力沉重，但效益也是半導(dǎo)體產(chǎn)業(yè)中最高的。 132.1 DRAM DRAM存儲器起源于Intel公司，后日本、韓國及中國臺灣紛紛以此為切入點進入IC產(chǎn)

6、業(yè)領(lǐng)域，迄今為止依然是這些國家和地區(qū)的主打產(chǎn)品。因為日本企業(yè)的逐漸強大，Intel在1985年宣布退出存儲器領(lǐng)域，轉(zhuǎn)而集中發(fā)展微處理器。因為日本存儲器產(chǎn)業(yè)的強大，使得1988年日本位居全球半導(dǎo)體產(chǎn)業(yè)之首，獨占世界市場50以上，并維持 7年之久。同樣因為韓、臺在DRAM領(lǐng)域的相繼崛起，美國稱霸微處理器領(lǐng)域，導(dǎo)致日本在世界半導(dǎo)體市場上的地位又逐漸下降，近年已僅占20。 14DRAM現(xiàn)狀美國 TI、Motorola已完全退出DRAM存儲器產(chǎn)業(yè)，IBM亦淡出，僅剩下全球市占率第四的美光（Micron）獨撐大局日本 東芝、富士通、日立等均退出DRAM市場，日立與NEC整合成立爾必達（Elpida）公司，

7、成為全球第五大存儲器廠商。歐洲 僅剩下德國的英飛凌(Infineon)，市場占有率2000年 竄升至第四。06年剝離其存儲器事業(yè)部門成立Qimonda，為全球第三大廠。韓國 DRAM位居全球首位。三星蟬聯(lián)冠軍。現(xiàn)代及LG合并而成的Hynix，是全球DRAM第二大廠。臺灣 也有4家公司入圍世界10大DRAM公司之列。 151.2 Flash(閃存) 是一種非易失（非揮發(fā)）性存儲器，用于數(shù)碼相機MP3移動電話移動多媒體等 目前已采用45納米工藝制程，其基本存儲單元為疊柵型CMOS結(jié)構(gòu)。 163.邏輯電路邏輯電路扮演著IC中第一大門類的角色。提供數(shù)據(jù)通信、信號處理、數(shù)據(jù)顯示、電路接口、定時和控制操作

8、以及系統(tǒng)運行所需要的其它功能邏輯電路主要包括通用邏輯電路（與非、或非、倒相器、DFF、MUX）現(xiàn)場可編程邏輯器件（FPLD）數(shù)字雙極電路邏輯電路 與存儲器、微處理器 一同構(gòu)成了三種 基本的數(shù)字電路類型。 174.模擬電路 模擬電路是指處理連續(xù)性的光、聲音、溫度、速度等自然模擬信號的集成電路產(chǎn)品。 常用模擬 IC電源系列（AC/DC, DC/DC, LDO ）運算放大器（OPA）比較器（Comparator）數(shù)據(jù)轉(zhuǎn)換接口（ADC, DAC）高速串并轉(zhuǎn)換接口功放（PA）模擬濾波器（Filter）模擬開關(guān)（Switch）驅(qū)動IC（Driver） 18模擬電路產(chǎn)品特點品種多、生命周期長、技術(shù)含量高、輔

9、助設(shè)計工具少、測試周期長。數(shù)字IC強調(diào)運算速度與成本，模擬IC強調(diào)高信噪比、低失真、低功耗和穩(wěn)定性。主要的工藝有CMOS，BiCMOS和BCD工藝，在高頻領(lǐng)域還有SiGe和GaAs工藝。模擬電路市場增長穩(wěn)定，波動小，企業(yè)一般擁有持續(xù)獲利的前景。TI、ST、NXP、Infineon和 ADI 一直占據(jù)著全球五大供應(yīng)商位置。 19二、專用集成電路及其發(fā)展趨勢新電路的設(shè)計與實現(xiàn)對已有電路或系統(tǒng)的集成改造體積縮小重量減輕性能提高成本降低保密性增強ASIC的進一步發(fā)展，以及IP核的復(fù)用技術(shù)，促成了SoC (System on a Chip) 的問世以及SiP (System in a package)

10、概念的提出。 20PDP數(shù)字電視顯示器行掃描驅(qū)動芯片 21 333整體電路圖高壓輸出高低壓轉(zhuǎn)換移位鎖存 22高壓輸出電路部分 23 高低壓轉(zhuǎn)換接口電路 24 移位寄存器和鎖存器 25整體版圖ABC 26高壓輸出電路版圖 27高低壓轉(zhuǎn)換接口部分的版圖 28移位寄存器和鎖存器版圖 29移位寄存器和鎖存器的放大版圖（1千倍） 30三、常用半導(dǎo)體制造工藝IC制造工藝數(shù)字IC電路（ CMOS工藝）模擬IC電路（Bipolar工藝、CMOS工藝）數(shù)模混合信號IC電路（ CMOS、BiCMOS工藝）電源相關(guān)功率IC電路（ BCD工藝）ASIC制造常用工藝（um）標(biāo)準(zhǔn)CMOS工藝（0.5，0.35，0.25，

11、0.18，0.13） 31四、ASIC設(shè)計流程特殊器件的設(shè)計流程 (Device 工藝)模擬電路設(shè)計流程 (Analog 工藝)數(shù)字電路設(shè)計流程（Logic 工藝）數(shù)/?；旌想娐吩O(shè)計流程 (Mixed-signal 工藝) 32特殊工藝器件的設(shè)計流程 33常用的TCAD軟件工具 所屬公司工藝仿真器件仿真特點SynopsysTsuprem4Medici國內(nèi)業(yè)界廣泛使用ISE(瑞士)被Synopsys 公司收購DIOSMDRAW，器件生成DESSIS，器件仿真國外業(yè)界廣泛使用SILVACOAthenaAtlas圖形界面操作簡單易學(xué)SentaurusSynopsysProcess Structure

12、 Editor Device 提供模型參數(shù)數(shù)據(jù)庫和小尺寸模型 34 模擬IC設(shè)計流程 35 公司CadenceSynopsysMentor GraphicsSpringSoft電路圖仿真SpectreHspice版圖繪制Virtuoso版圖驗證及參數(shù)提取DivaDraculaCalibreLaker模擬集成電路設(shè)計常用工具 36前端設(shè)計 數(shù)字IC設(shè)計流程 37后端設(shè)計 38數(shù)字集成電路設(shè)計常用工具 公司 CadenceSynopsysMentor GraphicsSpringSoft邏輯仿真NC-SimVCSModelsim邏輯綜合Design- compiler布局布線SEEncounter

13、AstroLaker時序驗證Pearl可測性設(shè)計DFT-CompilerTetraMAX 39五、ASIC設(shè)計關(guān)注的主要數(shù)據(jù)元件數(shù)/芯片 1000萬晶體管/Die, 100門/Die芯片面積(mm2) 1-100mm2硅片直徑(mm) 20mm ( 8英寸)/wafer特征線寬(m) 0.18m, 90nm /CD工作電壓(V) 3.3V,1.8V, 1.2V, 0.8V功耗（mW） 16mW, 1.3mW, 6.5mW速度（MHz） 高速電路(數(shù)字), 時鐘800 MHz頻率（GHz） 射頻電路(模擬), 2.4 GHz, 6GHz速度功耗乘積(J) - 1pJ/單位量化電平 40關(guān)于性能

14、-速度功耗積衡量超大規(guī)模IC產(chǎn)品設(shè)計水平的重要標(biāo)志在ASIC設(shè)計的每一步, 都有對產(chǎn)品速度、功耗進行決擇、控制的能力(速度、功耗是一對矛盾)在系統(tǒng)設(shè)計級：算法的確定非常重要, 并行算法速度快但功耗大；串行算法則反之。在邏輯設(shè)計級：是否采用諸如超前進位鏈之類的附加電路，對芯片速度的影響也非常明顯在電路設(shè)計級在器件設(shè)計級在版圖設(shè)計級 41器件結(jié)構(gòu)/電路形式對速度、功耗的影響器件結(jié)構(gòu)對速度、功耗的影響雙極型器件速度快, 但功耗大; MOS型器件功耗低, 但速度相對也低。電路形式對速度、功耗的影響 同是雙極型器件，ECL電路快于TTL電路（后者器件進入深飽和區(qū)而前者只達臨界飽和點）同是MOS型器件，C

15、MOS電路功耗低于單純NMOS或PMOS電路（后者有靜態(tài)功耗而前者無靜態(tài)功耗） 42六、ASIC成本每個芯片(chip)的成本可用下式估算: 總成本 = 設(shè)計成本 + 光罩成本 + 制造成本 (暫不考慮封裝測試成本)其中Ct為芯片開發(fā)總成本Cd 為設(shè)計成本， Cm 為光罩成本Cp 為每片wafer上電路的加工成本V 為總產(chǎn)量 y 為成品率 n 為每一大園片上的芯片數(shù) (chip 數(shù) / wafer) 43降低成本的方法增大V, V=ynw 當(dāng)批量V做得很大時, 上式前二項可以忽略, 成本主要由生產(chǎn)加工費用決定。 增大y:縮小芯片面積,因為當(dāng)硅片的材料質(zhì)量一定時, 其上的晶格缺陷數(shù)也基本上是確定

16、的。一個芯片上如果有一個缺陷, 那芯片功能就難以保證。芯片做得越小, 缺陷落在其上的可能性也就越小, 成品率就容易提高。 44降低成本的方法(cont.)3. 增大n:增大wafer尺寸( 2英寸 4英寸 5英寸 8英寸 12英寸) 這種方法需要工藝設(shè)備更新?lián)Q代的支持, 工藝設(shè)備的更新?lián)Q代反過來使每一大園片的加工成本Cp也有所提高減小芯片面積, 使得在相同直徑的大圓片上可以做更多的芯片電路 這種方法會不斷要求工藝特征尺寸變小(0.6um 0.35um 0.18um 0.09um), 加工成本Cp也會有所提高 45在確定工藝下減小芯片面積的方法 優(yōu)化的邏輯設(shè)計 - 用最少的邏輯部件完成最多的系統(tǒng)

17、功能。本課程中介紹的乘法器、平方器的優(yōu)化設(shè)計就是一些典型實例。 優(yōu)化的電路設(shè)計 - 用最少的器件實現(xiàn)特定的邏輯功能。本課程中介紹的用CMOS傳輸門的方法實現(xiàn)D觸發(fā)器, 較之傳統(tǒng)的用“與非門”的方法就可大大減少器件數(shù)目。 優(yōu)化的器件設(shè)計 - 盡量減小器件版圖尺寸。器件結(jié)構(gòu)要合理, 驅(qū)動能力不要有冗余。 優(yōu)化的版圖設(shè)計 - 盡量充分利用版芯面積, 合理布局, 減小連線長度,減少無用區(qū)等。 46封裝測試成本封裝測試成本：DIP14 0.16元/顆SOP14 0.20元/顆SOT6 0.17元/顆封裝試樣費1000元/項目測試程序開發(fā)費2000元/項目 47ASIC其他費用 (會逐年下降)光罩（掩膜板）費用3um工藝0.4萬元/塊，一套板9-10塊0.6umCMOS工藝1萬元/塊，一套板14-15塊最小流片量3um 5寸線， 4 wafer/批， 0.1萬元/wafer 流片