《數(shù)字集成電路基礎(chǔ)》作業(yè)答案

1、數(shù)字集成電路基礎(chǔ)作業(yè)答案第一次作業(yè)查詢典型的TTL與CMOS系列標(biāo)準(zhǔn)電路各自的VIH、VIL、VOH和VOL，注明資料出處。簡(jiǎn)述摩爾定律的內(nèi)涵，如何引領(lǐng)國(guó)際半導(dǎo)體工藝的發(fā)展。第二次作業(yè)說明CMOS電路的Latch Up效應(yīng)；請(qǐng)畫出示意圖并簡(jiǎn)要說明其產(chǎn)生原因；并簡(jiǎn)述消除“Latch-up”效應(yīng)的方法。答：在單阱工藝的MOS器件中（P阱為例），由于NMOS管源與襯底組成PN結(jié)，而PMOS管的源與襯底也構(gòu)成一個(gè)PN結(jié)，兩個(gè)PN結(jié)串聯(lián)組成PNPN結(jié)構(gòu)，即兩個(gè)寄生三極管(NPN和PNP)，一旦有因素使得寄生三極管有一個(gè)微弱導(dǎo)通，兩者的正反饋使得電流積聚增加，產(chǎn)生自鎖現(xiàn)象。影響：產(chǎn)生自鎖后，如果電源能提供

2、足夠大的電流，則由于電流過大，電路將被燒毀。消除“Latch-up”效應(yīng)的方法：版圖設(shè)計(jì)時(shí)：為減小寄生電阻Rs和Rw，版圖設(shè)計(jì)時(shí)采用雙阱工藝、多增加電源和地接觸孔數(shù)目，加粗電源線和地線，對(duì)接觸進(jìn)行合理規(guī)劃布局，減小有害的電位梯度；工藝設(shè)計(jì)時(shí)：降低寄生三極管的電流放大倍數(shù)：以N阱CMOS為例，為降低兩晶體管的放大倍數(shù)，有效提高抗自鎖的能力，注意擴(kuò)散濃度的控制。為減小寄生PNP管的寄生電阻Rs，可在高濃度硅上外延低濃度硅作為襯底，抑制自鎖效應(yīng)。工藝上采用深阱擴(kuò)散增加基區(qū)寬度可以有效降低寄生NPN管的放大倍數(shù)；具體應(yīng)用時(shí)：使用時(shí)盡量避免各種串?dāng)_的引入，注意輸出電流不易過大。什么是器件的亞閾值特性，對(duì)

3、器件有什么影響？答：器件的亞閾值特性是指在分析MOSFET時(shí)，當(dāng)VgsVth時(shí)MOS器件仍然有一個(gè)弱的反型層存在，漏源電流Id并非是無(wú)限小，而是與Vgs呈現(xiàn)指數(shù)關(guān)系，這種效應(yīng)稱作亞閾值效應(yīng)。影響：亞閾值導(dǎo)電會(huì)導(dǎo)致較大的功率損耗，在大型電路中，如內(nèi)存中，其信息能量損耗可能使存儲(chǔ)信息改變，使電路不能正常工作。什么叫做亞閾值導(dǎo)電效應(yīng)？并簡(jiǎn)單畫出log-特性曲線。答：log平方律指數(shù)關(guān)系 圖1.6在分析MOSFET時(shí)，我們一直假設(shè)：當(dāng)下降到低于時(shí)器件會(huì)突然關(guān)斷。實(shí)際上，時(shí)，一個(gè)“弱”的反型層仍然存在，并有一些漏源電流。甚至1,是一個(gè)非理想因子，我們也稱器件工作在弱反型區(qū)。其特性曲線如圖1.6所示. 基

4、于NMOS管一階I-V公式，計(jì)算寬長(zhǎng)比分別為W1/L1與W2/L2的NMOS管M1與M2進(jìn)行串聯(lián)（如左圖）與并聯(lián)（如右圖）后的三端電路的I-V關(guān)系。如果速度飽和呢？解：另解：串聯(lián)時(shí)Case I： are both in the triode region: (1) (2)(1) QUOTE +(2) QUOTE =(+)=Case II： is in the saturation region while is in the triode region: (3) (4)() -()V+=0Where =，=，V= Solve out the value of , than replace it

5、 into the equation (3), which is the final answer. yet it is difficult.To simplify it, we can suppose =than=0 so is always in the triode region.第三次作業(yè)給出E/R反相器的電路結(jié)構(gòu)，分析其工作原理及傳輸特性，并計(jì)算VTC曲線上的臨界電壓值。解：VinVoutVDDMIRLVinVT0時(shí)，MI處于截止?fàn)顟B(tài)，不產(chǎn)生任何漏極電流。隨著輸入電壓增加而超過VT0時(shí)，MI開始導(dǎo)通，漏極電流不再為0，由于漏源電壓VDS=Vout大于Vin- VT0，因而MI初始處于

6、飽和狀態(tài)。隨著輸入電壓增加，漏極電流也在增加，輸出電壓Vout開始下降，最終，輸入電壓大于Vout+ VT0，MI進(jìn)入線性工作區(qū)。在更大的輸入電壓下，輸出電壓繼續(xù)下降，MI仍處于線性模式。傳輸特性曲線如圖示：VinVoutVOHVOL0dVout/dVin=-1dVout/dVin=-1VIL VIH1）VinVT0時(shí)，MI截止，Vout= VOH= VDD 2）Vin= VOH=VDD時(shí)，Vout=VOL MI：VGS=Vin=VDDVDS=Vout=VOLVDS1 VinVout0VDDKNRL3）Vin=VIL時(shí), MI：VGS=Vin=VILVDS=VoutVDSVGS-VT0MI飽和

7、導(dǎo)通 IR=(VDD-Vout)/RLIM=1/2 KN (VGS - VT0)2=1/2 KN (Vin - VT0)2IM=IR，對(duì)Vin微分，得： -1/RL(dVout/dVin)= KN (Vin - VT0)dVout/dVin=-1VIL=Vin=VT0+1/KNRL此時(shí)Vout=VDD-1/2KNRL4）Vin=VIH時(shí), MI：VGS=Vin=VIHVDS=VoutVDS1 轉(zhuǎn)換時(shí)會(huì)發(fā)生什么問題? 當(dāng) 1-0 轉(zhuǎn)換時(shí)會(huì)如何? 如果這樣，描述會(huì)發(fā)生什么并在電路的某處插入一個(gè)反向器修正這個(gè)問題。答案：如果輸入產(chǎn)生一個(gè) 1-0 轉(zhuǎn)換時(shí)不存在問題，只要當(dāng)賦值階段開始時(shí)輸入是穩(wěn)定的。然

8、而，如果輸入產(chǎn)生一個(gè)0-1轉(zhuǎn)換，Out1 將開始預(yù)充電到1，而在賦值階段開始以后一段時(shí)間變?yōu)?。在我們的例子中這個(gè)時(shí)間為T/2。 這能夠使下一個(gè)PDN在Out1變低前將Out2拉低，并且在Out2中引起誤差。要解決這個(gè)問題，在PDN產(chǎn)生Out2 前插入這個(gè)反向器。分析下面的電路，指出它完成的邏輯功能，說明它和一般動(dòng)態(tài)組合邏輯電路的不同,說明其特點(diǎn)。答案：該電路可以完成OUT=AB的與邏輯。與一般動(dòng)態(tài)組合邏輯電路相比，它增加了一個(gè)MOS管Mkp,這個(gè)MOS管起到了電荷保持電路的作用，解決了一般動(dòng)態(tài)組合邏輯電路存在的電荷泄漏的問題。3、簡(jiǎn)述動(dòng)態(tài)組合邏輯電路中存在的常見的三種問題，以及他們產(chǎn)生的原因

9、和解決的方法。答案：動(dòng)態(tài)組合邏輯電路中存在的常見的三種問題是電荷泄漏，電荷分配和時(shí)鐘饋通。電荷泄漏產(chǎn)生的原因是與輸出相連的MOS管的漏電流，導(dǎo)致輸出的電壓下降，可能造成輸出電壓的跳變，形成錯(cuò)誤。解決辦法是在電路中接入電荷保持電路，將輸出拉回到高電平。電荷分配產(chǎn)生的原因是電路中某些節(jié)點(diǎn)導(dǎo)通時(shí)各處存在的電容之間電荷的再分配，會(huì)導(dǎo)致電路閾值下降，影響輸入結(jié)果。解決辦法是在電路中對(duì)中間節(jié)點(diǎn)進(jìn)行預(yù)充電。時(shí)鐘饋通產(chǎn)生的原因是預(yù)充電時(shí)時(shí)鐘輸入和動(dòng)態(tài)輸出節(jié)點(diǎn)的電容耦合引起的。它會(huì)導(dǎo)致COMS出現(xiàn)閂鎖，影響輸出結(jié)果。解決辦法是在設(shè)計(jì)和布置動(dòng)態(tài)電路版圖時(shí)減少電容耦合情況的發(fā)生。4、為什么C2MOS結(jié)構(gòu)電路可以抗交

10、疊？第七次作業(yè)鎖存器（latch）和觸發(fā)器（flip-flop）區(qū)別？答：電平敏感的存儲(chǔ)器件稱為鎖存器?？煞譃楦唠娖芥i存器和低電平鎖存器，用于不同時(shí)鐘之間的信號(hào)同步。有交叉耦合的門構(gòu)成的雙穩(wěn)態(tài)的存儲(chǔ)原件稱為觸發(fā)器。分為上升沿觸發(fā)和下降沿觸發(fā)?？梢哉J(rèn)為是兩個(gè)不同電平敏感的鎖存器串連而成。前一個(gè)鎖存器決定了觸發(fā)器的建立時(shí)間，后一個(gè)鎖存器則決定了保持時(shí)間。什么是亞穩(wěn)態(tài)？為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？這也是一個(gè)異步電路同步化的問題。亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定的時(shí)間段內(nèi)到達(dá)一個(gè)可以確認(rèn)的狀態(tài)。使用兩級(jí)觸發(fā)器來(lái)使異步電路同步化的電路其實(shí)叫做“一位同步器”，他只能用來(lái)對(duì)一位異步信號(hào)進(jìn)行同步。兩級(jí)觸

11、發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設(shè)第一級(jí)觸發(fā)器的輸入不滿足其建立保持時(shí)間，它在第一個(gè)脈沖沿到來(lái)后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下一個(gè)脈沖沿到來(lái)之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必須穩(wěn)定下來(lái)，而且穩(wěn)定的數(shù)據(jù)必須滿足第二級(jí)觸發(fā)器的建立時(shí)間，如果都滿足了，在下一個(gè)脈沖沿到來(lái)時(shí)，第二級(jí)觸發(fā)器將不會(huì)出現(xiàn)亞穩(wěn)態(tài)，因?yàn)槠漭斎攵说臄?shù)據(jù)滿足其建立保持時(shí)間。同步器有效的條件：第一級(jí)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢復(fù)時(shí)間 + 第二級(jí)觸發(fā)器的建立時(shí)間 = 時(shí)鐘周期。更確切地說，輸入脈沖寬度必須大于同步時(shí)鐘周期與第一級(jí)觸發(fā)器所需的保持時(shí)間之和。最保險(xiǎn)的脈沖寬度是兩倍同步時(shí)鐘周期。 所以，這樣的同步電路對(duì)于從較慢的時(shí)鐘域來(lái)的異步

12、信號(hào)進(jìn)入較快的時(shí)鐘域比較有效，對(duì)于進(jìn)入一個(gè)較慢的時(shí)鐘域，則沒有作用 。如圖所示是另一種CMOS施密特觸發(fā)器，分析其工作過程并推導(dǎo)輸出由低到高正向轉(zhuǎn)換電壓VM+及由高到低的反向轉(zhuǎn)換電壓VM-，并畫出它的輸出特性曲線（磁滯回線）。Y 解：Vin=01：當(dāng)Vin=0時(shí)，輸出為高電平；將管M6關(guān)斷，而M5導(dǎo)通；由于：當(dāng)時(shí)，管M1導(dǎo)通而M2仍截止，此時(shí)輸出仍為高電平，故M5導(dǎo)通；M1和M5的分壓比決定了Vx；因 較小，管M1工作在飽和區(qū)；又因，則管M3也工作在飽和區(qū)，故有電流方程：施密特觸發(fā)器的正向閾值電平：Vin=10：當(dāng)Vin=1時(shí)，輸出為低電平；將管M5關(guān)斷，而M6導(dǎo)通；由于：當(dāng)時(shí)，管M4導(dǎo)通而M5仍截止，此時(shí)輸出仍為低