基于QuartusII的同步計數(shù)器設(shè)計

1、-. z.基于QuartusII的同步計數(shù)器設(shè)計目錄軟件及語言概述實驗設(shè)計學(xué)習(xí)感悟參考文獻軟件及語言概述1.1軟件介紹：Quartus II是Altera公司在21 世紀初推出的FPGA/CPLD開發(fā)環(huán)境，是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境MA*+PLUS II的更新?lián)Q代產(chǎn)品，其優(yōu)點是功能強大、界面友好、使用便捷。它支持原理圖、VHDL、VerilogHDL以及AHDL等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。Quartus II支持Altera的IP內(nèi)核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分

2、利用成熟的模塊，簡化了設(shè)計的復(fù)雜性，加快了設(shè)計速度。此外，Quartus II通過和DSP Builder工具與Matlab/Simulink的相結(jié)合，可以方便的實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)開發(fā)，集系統(tǒng)設(shè)計、嵌入式軟件開發(fā)。可編程邏輯設(shè)計于一體，是一個綜合性的開發(fā)平臺。Quartus II有嚴格的設(shè)計流程，分為設(shè)計輸入與約束、分析和綜合、布局布線、仿真及編程與配置等。本次仿真設(shè)計所用到的版本為Quartus II 9.0，其用戶界面如下列圖所示：1.2 Verilog HDL語言概述:Verilog HDL即Verilog硬件描述語言，它主要應(yīng)用于數(shù)字電路和系統(tǒng)設(shè)計

3、、數(shù)字電路和系統(tǒng)仿真等，即利用計算機和相關(guān)軟件對用Verilog HDL等硬件語言建模的復(fù)雜數(shù)字邏輯電路設(shè)計進展仿真驗證，再利用綜合軟件將設(shè)計的數(shù)字電路自動綜合，以得到符合功能需求并且在相應(yīng)的硬件電路構(gòu)造上可以映射實現(xiàn)的數(shù)字邏輯網(wǎng)表，然后布局布線，根據(jù)網(wǎng)表和選定的實現(xiàn)器件工藝特性自動生成具體電路，同時軟件生成選定器件的延時模型，經(jīng)過仿真驗證確定無誤后寫入器件中，最終實現(xiàn)電路設(shè)計。Verilog HDL語言不僅定義了語法而且對每個語法構(gòu)造都定義了清晰的模擬、仿真語義。因此用這種語言編寫的模型能夠使用Verilog仿真器進展驗證。語言從C編程語言中繼承了多種操作符和構(gòu)造。Verilog HDL提供

4、了擴展的建模能力其中許多擴展最初很難理解。但是Verilog HDL語言的核心子集非常易于學(xué)習(xí)和使用這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當然完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進展描述。實驗設(shè)計計數(shù)器的邏輯功能是用于記錄時鐘脈沖的具體個數(shù)。通常計數(shù)器最多能記憶時鐘的最大數(shù)目m稱為計數(shù)器的模2，即計數(shù)器的*圍為0到m-1或m-1到0.其根本原理就是將幾個觸發(fā)器按照一定的順序連接起來，然后根據(jù)觸發(fā)器的組合狀態(tài)，按照一定的技術(shù)規(guī)律隨著時鐘的變化來記憶時鐘脈沖的個數(shù)。計數(shù)器按照不同的分類方法可分為不同的類型，按照計數(shù)器中各個觸發(fā)器時鐘脈沖輸入方式的不同分為同步計數(shù)器和異步計數(shù)器。其中，同

5、步計數(shù)器是指構(gòu)成計數(shù)器的各個觸發(fā)器的狀態(tài)只在同一時鐘信號的觸發(fā)下才會發(fā)生變化的計數(shù)器。在這里，我主要以同步4位二進制計數(shù)器為設(shè)計對象。2.1狀態(tài)表CLKRSEN工作狀態(tài)*1*置零01*預(yù)置數(shù)001計數(shù)*000保持不變同步4位二進制計數(shù)器的狀態(tài)表2.2設(shè)計步驟在菜單欄中，選擇File，新建一個工程，在根據(jù)工程向?qū)гO(shè)置相關(guān)內(nèi)容。所有選項設(shè)置好后就可以在文本編輯框中輸入相應(yīng)的程序了。這里有個重要的點就是，保存時文件名必須和設(shè)計時所用的模塊名保持一致。采用文本編輯法，利用Verilog HDL語言來描述同步4位二進制計數(shù)器，代碼如下：module tongbu_t(co,q,clk,r,s,d,en)

6、;output3:0 q;output co;input clk,r,s,en;input3:0 d;reg3:0 q;reg co;always(posedge clk) begin if(r) begin q=d;end else if(s) begin q=d;end else if(en) begin q=q+1; if(q=4b1111) begin co=1;end else begin co=0;end end else begin q=q;endendendmodule程序編寫完成后再進展進展編譯，根據(jù)編譯后的結(jié)果提示，修改響應(yīng)的錯誤，直到所有錯誤被修改完成。編譯成功后，如下列

7、圖所示：再新建波形仿真文件，彈出對話框如下列圖所示：再選擇需要添加的輸入輸出引腳的名字，如下列圖所示:然后再對相應(yīng)的信號進展初始設(shè)置，最后點擊保存。接下來就是進展仿真步驟，先進展功能仿真：再進展時序仿真:仿真結(jié)果：同步4位二進制計數(shù)器的功能仿真結(jié)果如圖1所示，時序仿真結(jié)果如圖2所示。其中，將q設(shè)置為buffer類型是為了方便計數(shù)。圖1 同步4位二進制計數(shù)器的功能仿真結(jié)果圖2 同步4位二進制計數(shù)器的時序仿真結(jié)果三、學(xué)習(xí)感悟：初次接觸FPGA時，就感覺它功能很強大。同時，我也了解到要想學(xué)好這門技術(shù)也并不容易，需要花大量的時間去專研，其相關(guān)的學(xué)習(xí)開發(fā)板也比擬昂貴。另外，對于編程語言來講，我也是第一次

8、聽說Verilog HDL,它的一些編程語句和C語言很像。在學(xué)習(xí)這門課程時，我也從中收獲了許多。從第一節(jié)課開場，教師推薦的幾個學(xué)習(xí)，我覺得對我們技能的提升很有幫助。除此之外，我覺得像電子發(fā)燒友網(wǎng)、電子工程網(wǎng)等，也是不錯的學(xué)習(xí)平臺，里面有許多有用的資料和最新的行業(yè)動態(tài)，這對我們電子信息類的學(xué)生來說很有幫助。在上課過程中，我覺得還是有點更不上節(jié)奏，內(nèi)容不僅多，大局部還是新知識?；诖?，我也到圖書館借閱了相關(guān)的書籍，主要是和編程語言相關(guān)的。雖然，現(xiàn)在課程完畢了，但我仍然還是會繼續(xù)學(xué)習(xí)下去，作為一門技能去掌握。另一方面，教師在上課提到了半導(dǎo)體在今后開展趨勢，為此我感到比擬欣喜，因為我現(xiàn)在的學(xué)習(xí)內(nèi)容和這

9、個方向相關(guān)。起初，我覺得作為傳統(tǒng)制造業(yè)來說，它的開展優(yōu)勢并不明顯，多年來一直不溫不火，技術(shù)革新的地方也不多。但是，現(xiàn)在隨著人工智能的興起，對于集成電路的要求也就越來越高，進而也就可能帶動半導(dǎo)體行業(yè)的開展和進步。除此之外，教師在課堂上提到的Python語言，我覺得在今后也大有用途，這也應(yīng)該是我學(xué)習(xí)任務(wù)的一局部。通過這次實例設(shè)計，我對Quartus ii軟件和Verilog HDL語言有了更深一步的了解。這次所用到的軟件版本是在網(wǎng)上找的9.0版，我覺得軟件的安裝過程比擬復(fù)雜。結(jié)合網(wǎng)上的根底視頻講解和書本上的介紹，我對軟件的根底使用有了一個大致的認識。由于是第一次接觸這方面的內(nèi)容，這次的設(shè)計實驗我也是選擇了一個比擬簡單的同步4位計數(shù)器設(shè)計。按照書上的例子，一步一步的去設(shè)置，編譯，最后還是勉強實現(xiàn)了根本要求。當然，在這個學(xué)習(xí)過程中，我也有遇到過許多問題。從一開場的軟件安裝，到編譯時的語句修改，再到最后的波形仿真，我都反復(fù)進展了許屢次。雖然，這次僅僅只是做了一個小的實驗設(shè)計，涉及到的知識還不夠多，難度也不算大，但是對于我來說收獲卻很多。這其中也得到了教師和同學(xué)們的幫助，才使我更快的了解了相關(guān)的知識點。借助這次實驗設(shè)計，我在網(wǎng)上找到了學(xué)習(xí)視頻