chap05-處理器總線時(shí)序和系統(tǒng)總線

1、第5章 處理器總線時(shí)序和系統(tǒng)總線 5.1 8086的引腳信號5.2 8086處理器時(shí)序5.3 系統(tǒng)總線5.1 8086的引腳信號8086為40腳雙列直插式大規(guī)模集成電路。5.1.1 8086的兩種組態(tài)CPU工作模式的選擇是由硬件決定的，當(dāng)CPU的管腳MNMX*接高電平(十5V)時(shí)，構(gòu)成最小組態(tài)；當(dāng)MNMX接低電平(地GND)時(shí)，構(gòu)成最大組態(tài)。 最小組態(tài)：構(gòu)成小規(guī)模的應(yīng)用系統(tǒng);8086本身提供所有的系統(tǒng)總線信號。最大組態(tài)：構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)，例如可以接入數(shù)值協(xié)處理器8087。8086和總線控制器8288共同形成系統(tǒng)總線信號。8288對8086的/S0,/S1,/S2進(jìn)行譯碼，以產(chǎn)生對存儲器和

2、I/O設(shè)備的讀寫信號。2022/8/102 最小組態(tài)系統(tǒng)2022/8/103 最大組態(tài)系統(tǒng)2022/8/1045.1.2 8086的引腳信號處理器的外部特性表現(xiàn)在它的引腳信號上40個(gè)引腳 12345678910111213141516171819204039383736353433323130292827262524232221 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE*/S7MN / MX*RD*

3、HOLD (RQ*/ GT0*)HLDA (RQ1* /GT1*)WR* (LOCK*)M / IO* ( S2* )DT / R* ( S1* )DEN* ( S0* )ALEINTA*TEST*READYRESET80862022/8/1058086的引腳信號(續(xù))(注意8086與8088的M/IO信號相反)2022/8/106引腳信號信號的功能用英文單詞或英文縮寫表示引腳名稱信號的流向處理器輸出到外部，從外部輸入到處理器內(nèi)部有效方式低電平、高電平有效，上升沿、下降沿有效高電平和低電平都有效三態(tài)能力高阻狀態(tài)放棄對引腳的控制其他設(shè)備控制該引腳2022/8/107引腳信號的功能示意2022/8

4、/1081, 地址/數(shù)據(jù)信號AD15AD0（Address/Data）地址/數(shù)據(jù)分時(shí)復(fù)用引腳，共16個(gè)引腳單向輸出地址總線，雙向數(shù)據(jù)總線，三態(tài)輸出A19/S6A16/S3（Address/Status）地址/狀態(tài)分時(shí)復(fù)用引腳，4個(gè)三態(tài)輸出信號輸出高4位地址、狀態(tài)信號BHE*/S7（Byte High Enable/Status）高字節(jié)允許/狀態(tài)分時(shí)復(fù)用引腳，三態(tài)輸出信號輸出低有效表示傳送高字節(jié)數(shù)據(jù)，狀態(tài)信號總線復(fù)用：同一引腳在不同時(shí)刻具有不同功能2022/8/1092 讀寫控制信號 (*表示低電平有效)ALE（Address Latch Enable）地址鎖存允許，三態(tài)、輸出、高電平有效有效時(shí)

5、，表示復(fù)用引腳正在傳送地址信號M/IO*（Memory/Input and Output）訪問存儲器或者I/O，三態(tài)、輸出、高低電平均有效高電平（M），表示處理器訪問存儲器低電平時(shí)（IO*），表示處理器訪問I/O端口WR*（Write）寫控制，三態(tài)、輸出、低電平有效有效時(shí)，表示處理器正將數(shù)據(jù)寫到存儲單元或I/O端口RD*（Read）讀控制，三態(tài)、輸出、低電平有效有效時(shí)，表示處理器正從存儲單元或I/O端口讀取數(shù)據(jù)2022/8/1010基本總線操作存儲器讀（Memory Read）處理器從存儲器讀取代碼或讀取操作數(shù)每條指令執(zhí)行前都需從主存取指以存儲單元為源操作數(shù)的指令在執(zhí)行時(shí)存儲器寫（Memory

6、 Write）處理器向存儲器寫入操作數(shù)以存儲單元為目的操作數(shù)的指令在執(zhí)行時(shí)I/O讀（Input/Output Read）處理器從外設(shè)讀取操作數(shù)只有執(zhí)行輸入指令I(lǐng)N時(shí)才有I/O寫（Input/Output Write）處理器向外設(shè)寫出操作數(shù)只有執(zhí)行輸出指令OUT時(shí)才有2022/8/1011讀寫控制信號的組合總線操作M/IO*WR*RD*存儲器讀 MEMR*高電平高電平低電平存儲器寫 MEMW*高電平低電平高電平I/O讀 IOR*低電平高電平低電平I/O寫 IOW*低電平低電平高電平2022/8/1012同步操作引腳同步操作讀寫操作要保證存儲器或外設(shè)與處理器速度一致否則，慢速的I/O或存儲器發(fā)出一

7、個(gè)信號,讓快速的處理器等待READY 就緒(準(zhǔn)備好)輸入信號，高電平有效表示可以進(jìn)行數(shù)據(jù)讀寫利用該信號無效請求處理器等待數(shù)據(jù)處理器在進(jìn)行讀寫前檢測READY引腳2022/8/1013其他控制信號處理器必定具有地址總線數(shù)據(jù)總線基本讀寫控制信號還有中斷請求和響應(yīng)信號總線請求和響應(yīng)信號時(shí)鐘信號、復(fù)位信號電源Vcc地線GND2022/8/1014中斷請求和響應(yīng)引腳INTR（Interrupt Request）可屏蔽中斷請求，高電平有效的輸入信號有效時(shí)，表示中斷請求設(shè)備向處理器申請可屏蔽中斷中斷IF標(biāo)志對該中斷請求進(jìn)行屏蔽主要用于實(shí)現(xiàn)外設(shè)數(shù)據(jù)交換的中斷服務(wù)INTA*（Interrupt Acknowle

8、dge）可屏蔽中斷響應(yīng)，低電平有效的輸出信號有效時(shí)，表示來自INTR引腳的中斷請求已被處理器響應(yīng)NMI（Non-Maskable Interrupt）不可屏蔽中斷請求，上升沿有效的輸入信號有效時(shí)，表示外界向CPU申請不可屏蔽中斷中斷級別高于可屏蔽中斷請求INTR常用于處理系統(tǒng)發(fā)生故障等緊急情況下的中斷服務(wù)2022/8/1015總線請求和響應(yīng)引腳 (不要求)HOLD總線請求，高電平有效的輸入信號有效時(shí)，表示其他總線主控設(shè)備申請使用總線HLDA（HOLD Acknowledge）總線響應(yīng)，高電平有效的輸出信號有效時(shí)，表示處理器已響應(yīng)總線請求總線釋放：地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線呈

9、現(xiàn)高阻狀態(tài)2022/8/1016其他引腳RESET復(fù)位，高電平有效的輸入信號有效時(shí)，將迫使處理器回到其初始狀態(tài)8086復(fù)位后，P159表:寄存器CSFFFFH，IP0000H，復(fù)位后的運(yùn)行首地址？CLK（Clock）時(shí)鐘輸入，頻率穩(wěn)定的數(shù)字信號處理器的基本操作節(jié)拍頻率的倒數(shù)是時(shí)鐘周期的時(shí)間長度2022/8/10175.2 8086處理器時(shí)序(timing)微處理器(CPU)按嚴(yán)格的時(shí)序來完成每條指令的動(dòng)作，取指令(fetch)，譯碼(decode)，執(zhí)行(execute)，就整個(gè)系統(tǒng)而言，為使各部分的動(dòng)作協(xié)調(diào)一致，必須為系統(tǒng)提供統(tǒng)一的時(shí)鐘信號和控制信號。所謂定時(shí)/時(shí)序(timing)，指時(shí)鐘信

10、號和總線上的各種信號(包括地址、數(shù)據(jù)、控制信號)及各種內(nèi)部操作之間的相對時(shí)間關(guān)系。2022/8/10185.2.1 時(shí)鐘周期、指令周期與總線周期時(shí)鐘周期：是8086中處理動(dòng)作的最小單位，從前一個(gè)時(shí)鐘信號的下降沿到后一個(gè)時(shí)鐘信號的下降沿，這段時(shí)間叫做一個(gè)時(shí)鐘周期。用T表示(主頻的倒數(shù))。若時(shí)鐘頻率為8MHZ，一個(gè)時(shí)鐘同期，或一個(gè)T狀態(tài)為125ns總線周期：CPU從存儲器或I/O端口讀寫一個(gè)字節(jié)（或字）所需要的時(shí)間就是一個(gè)總線周期。每個(gè)總線周期通常包含4個(gè)時(shí)鐘周期：T1,T2,T3,T4.指令周期：CPU執(zhí)行一條指令所需時(shí)間(2約200時(shí)鐘周期)。指令周期包括若干總線周期。2022/8/1019總

11、線周期一個(gè)基本的總線周期通常包含 4個(gè)T狀態(tài)，按時(shí)間的先后順序分別稱為T1、T2、T3、T4 總線周期T1T2T3T4CLK 每個(gè)T狀態(tài)包括：下降沿、低電平、上升沿、高電平2022/8/1020學(xué)習(xí)CPU時(shí)序的目的從使用(而非設(shè)計(jì))微處理器的角度來說，了解CPU的時(shí)序也是重要的1) 深入了解指令的執(zhí)行過程2) 編程時(shí)，適當(dāng)選用指令，以縮短指令的執(zhí)行時(shí)間。3) *CPU與存儲器或I/O設(shè)備相連，時(shí)序上的配合在硬件電路設(shè)計(jì)時(shí)要注意。(數(shù)字電路)4) 在實(shí)時(shí)控制中，必須考慮CPU完成操作的時(shí)間，以便與控制過程相配合。2022/8/10215.2.2 8086的典型時(shí)序-1.寫總線周期完成對存儲器或I

12、/O端口的一次寫操作T1狀態(tài)輸出20位存儲器地址A19A0M/IO*輸出高電平，表示存儲器操作或者M(jìn)/IO*輸出低電平，表示I/O操作ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)輸出控制信號WR*和數(shù)據(jù)D15D0T3狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成 T4狀態(tài)完成數(shù)據(jù)傳送MOV mem, imm/regOUT DX/i8, AL/AX2022/8/1022M/IO 寫總線周期時(shí)序2022/8/1023等待狀態(tài)處理器運(yùn)行速度遠(yuǎn)遠(yuǎn)快于存儲器和I/O端口控制READY信號為低無效，不進(jìn)入T4狀態(tài)，插入等待狀態(tài)TwTw狀態(tài)：引腳信號延續(xù)T3時(shí)的狀態(tài)一個(gè)Tw狀態(tài)的長度是一個(gè)時(shí)鐘周期在Tw的前沿，繼續(xù)對REA

13、DY進(jìn)行測試無效繼續(xù)插入Tw；有效時(shí)轉(zhuǎn)入T4狀態(tài)2022/8/1024具有一個(gè)Tw的存儲器寫總線周期時(shí)序2022/8/10258086的典型時(shí)序-2.讀總線周期完成對存儲器或I/O端口的一次讀操作T1狀態(tài)輸出20位存儲器地址A19A0M/IO*輸出高電平，表示存儲器操作或者M(jìn)/IO*輸出低電平，表示I/O操作ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)輸出控制信號RD*，存儲器或I/O端口發(fā)送數(shù)據(jù)T3狀態(tài)和Tw狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)獲取數(shù)據(jù)，完成傳送MOV reg, memIN AL/AX, DX/i82022/8/1026讀總線周期時(shí)序2022/8/1027由此可見，所謂時(shí)序

14、(定時(shí))，就是在時(shí)鐘信號的統(tǒng)一控制下，總線上的各種信號(AB,DB和各種控制信號)及各種內(nèi)部操作之間的相對時(shí)間關(guān)系，邏輯電平之變化。2022/8/10285.3 系統(tǒng)總線(2008,10,23)微型計(jì)算機(jī)系統(tǒng)的總線結(jié)構(gòu)以總線作為信息傳輸?shù)墓餐ǖ揽偩€結(jié)構(gòu)的特點(diǎn)通過總線相互連接、實(shí)現(xiàn)數(shù)據(jù)傳輸組態(tài)靈活、易于擴(kuò)展等廣泛應(yīng)用的總線都實(shí)現(xiàn)了標(biāo)準(zhǔn)化便于在互連各個(gè)部件時(shí)遵循共同的總線規(guī)范2022/8/10295.3.1 總線類型片內(nèi)總線，片總線（Chip Bus）片內(nèi)總線，微處理器等大規(guī)模集成電路芯片內(nèi)部連接片總線用于芯片之間的連接內(nèi)總線（Internal Bus）模板級互連，主機(jī)內(nèi)部功能單元（模板）間連接

15、的總線板級總線、母板總線，或系統(tǒng)總線系統(tǒng)總線（System Bus）是微機(jī)系統(tǒng)的主要總線內(nèi)部總線從一條變?yōu)槎鄺l，形成多總線結(jié)構(gòu)外總線（External Bus）設(shè)備級互連，微機(jī)與其外設(shè)(包括儀器儀表)或微機(jī)之間連接的總線(RS232,485,GPIB等)過去，指通信總線/現(xiàn)在，常延伸為外設(shè)總線2022/8/1030微機(jī)總線層次結(jié)構(gòu)2022/8/10315.3.2 總線的數(shù)據(jù)傳輸主設(shè)備(Master)：控制總線完成數(shù)據(jù)傳輸從設(shè)備(Slave)：被動(dòng)實(shí)現(xiàn)數(shù)據(jù)交換某一時(shí)刻，只能有一個(gè)主設(shè)備控制總線，其他設(shè)備此時(shí)可以作為從設(shè)備某一時(shí)刻，只能有一個(gè)設(shè)備向總線發(fā)送數(shù)據(jù)，但可以有多個(gè)設(shè)備從總線接收數(shù)據(jù)202

16、2/8/10321 總線操作過程 (了解)總線請求和仲裁（Bus request & Arbitration）使用總線的主模塊提出申請總線仲裁機(jī)制確定把總線分配給請求模塊。若系統(tǒng)總線上只有一個(gè)主控模塊，就無需這一階段。尋址（Addressing）主模塊發(fā)出將要訪問的從模塊地址信息以及有關(guān)命令，啟動(dòng)從模塊數(shù)據(jù)傳送（Data Transfer）源模塊發(fā)出數(shù)據(jù)，經(jīng)數(shù)據(jù)總線傳送到目標(biāo)模塊結(jié)束（Ending）數(shù)據(jù)、地址、狀態(tài)、命令信息均從總線上撤除，讓出總線2022/8/10332 總線的數(shù)據(jù)傳輸方式同步時(shí)序總線操作過程由共用的總線時(shí)鐘信號控制適合速度相當(dāng)?shù)钠骷ミB總線，否則需要準(zhǔn)備好信號讓快速器件等待

17、慢速器件（半同步）處理器控制的總線時(shí)序采用同步時(shí)序異步時(shí)序總線操作需要握手聯(lián)絡(luò)（請求(request)，應(yīng)答(acknowledge)）信號控制傳輸?shù)拈_始伴隨有啟動(dòng)（選通或讀寫）信號傳輸?shù)慕Y(jié)束有一個(gè)確認(rèn)信號，進(jìn)行應(yīng)答操作周期可變、可以混合慢速和快速器件2022/8/1034總線的數(shù)據(jù)傳輸方式(續(xù))(3)半同步方式是前兩種方式的折中，從總體看仍是一個(gè)同步系統(tǒng)，用系統(tǒng)時(shí)鐘來定時(shí)，但又不像同步系統(tǒng)那樣傳輸周期固定。對于慢速的從模塊，其傳輸周期可延長時(shí)鐘周期的整數(shù)倍，通過檢測準(zhǔn)備好信號線(ready)來決定是否插入等待周期。在微機(jī)系統(tǒng)中常用。2022/8/10353 總線的性能指標(biāo)總線寬度總線能夠同時(shí)

18、傳送的數(shù)據(jù)位數(shù)位數(shù)越多，一次能夠傳送的數(shù)據(jù)量越大總線頻率總線信號的時(shí)鐘頻率時(shí)鐘頻率越高，工作速度越快總線帶寬（Bandwidth）(USB傳輸?shù)目炻?，版本不?單位時(shí)間傳輸?shù)臄?shù)據(jù)量總線帶寬越大，總線性能越高總線帶寬總線傳輸速率吞吐率傳輸?shù)臄?shù)據(jù)量需要的時(shí)間常用單位：每秒兆字節(jié)（MB/s）， 每秒兆位（Mb/s）或每秒位（bps）2022/8/10364 總線信號和時(shí)序地址總線主控模塊（如處理器）的地址總線輸出從模塊（如存儲器或I/O端口）的地址總線輸入數(shù)據(jù)總線雙向傳輸，在主從模塊間傳送、交換數(shù)據(jù)信息控制總線有輸出也有輸入信號基本功能是控制存儲器及I/O讀寫操作還包括中斷與DMA控制、總線仲裁、數(shù)

19、據(jù)傳輸握手聯(lián)絡(luò)等2022/8/10375.3.3 ISA總線ISA總線， 即(Industry Standard Architecture)即工業(yè)標(biāo)準(zhǔn)體系結(jié)構(gòu)總線。16位系統(tǒng)總線，用于IBM PC/AT及其兼容機(jī)由前62引腳（A和B面）和后36引腳（C和D接面）兩個(gè)插槽組成：IBM PC機(jī)和IBM PC/XT機(jī)的IBM PC總線前62個(gè)信號，其中8位數(shù)據(jù)總線、20位地址總線時(shí)鐘頻率4.77MHz，4個(gè)時(shí)鐘周期傳送8位數(shù)據(jù)IBM AT機(jī)增加部分后36個(gè)信號，16位數(shù)據(jù)引腳和24位地址引腳8MHz總線頻率，2個(gè)時(shí)鐘周期傳送16位數(shù)據(jù)2022/8/10385.3.4 PCI總線(peripheral

20、 component interconnect/interface)(peripheral component interconnect/interface)Intel公司提出，PCI聯(lián)盟SIG支持與處理器無關(guān)集中式總線仲裁、支持多處理器系統(tǒng)通過橋電路兼容ISA/EISA總線具有“即插即用”的自動(dòng)配置能力等共94個(gè)引腳PCI 1.0版：32位數(shù)據(jù)總線、33MHz時(shí)鐘頻率PCI 2.0版：64位數(shù)據(jù)總線、33MHz時(shí)鐘頻率PCI 2.1版：64位數(shù)據(jù)總線、66MHz時(shí)鐘頻率2022/8/1039AGP插槽2022/8/10405.3.5 USB總線（Universal Serial Bus）USB總線（Universal Serial Bus）標(biāo)準(zhǔn)化通用接口簡化PC與外設(shè)之間的互連獲得硬件廠商和軟件公司的強(qiáng)有力支持在微型機(jī)和各種數(shù)碼設(shè)備上都得到廣泛應(yīng)用。USB接口的鼠標(biāo)器、鍵盤、打印機(jī)、掃描儀、U盤、MP3/4播放器、攝像頭、數(shù)碼相機(jī)等.2022/8/10411. USB總線特點(diǎn)（1）使用方便、擴(kuò)充能力強(qiáng)USB設(shè)備無需用戶設(shè)置，可實(shí)現(xiàn)“即插即用”可在正常工作狀態(tài)插入或拔出（即動(dòng)態(tài)熱拔插）通過集線器理論上可以連接多達(dá)127個(gè)USB設(shè)備（2）支持多種傳輸速度、適用面廣多個(gè)傳輸速率滿足不同工作速度的外部設(shè)備3種傳輸速率