FPGA競爭冒險詳解

1、1 引言 現(xiàn)場可編程門陣列(FPGA)在結(jié)構(gòu)上由邏輯功能塊排列為陣列，并由可編程的內(nèi)部連線連接這些功能塊，來實現(xiàn)一定的邏輯功能。 FPGA可以替代其他PLD或者各種中小規(guī)模數(shù)字邏輯芯片在數(shù)字系統(tǒng)中廣泛應(yīng)用，也是實現(xiàn)具有不同邏輯功能ASIC的有效辦法。FPGA是進(jìn)行原型設(shè)計最理想的載體，原型機(jī)的最初框架和實現(xiàn)通過PFGA來驗證，可以降低成本、縮短開發(fā)周期。利用FPGA的可重配置功能，可以在使用過程中，在不改變所設(shè)計的設(shè)備的硬件電路情況下，改變設(shè)備的功能。但和所有的數(shù)字電路一樣，F(xiàn)PGA電路中也存在毛刺問題。它的出現(xiàn)會影響電路工作的可靠性、穩(wěn)定性，嚴(yán)重時會導(dǎo)致整個數(shù)字系統(tǒng)的誤動作和邏輯紊亂。在此詳

2、細(xì)論述了解決此問題的多種方法。2 FPGA的功能和結(jié)構(gòu)特點2.1 FPGA的功能 FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定，在工作時，這些配置數(shù)據(jù)存放在片內(nèi)的SRAM或者熔絲圖上。使用SRAM的FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)，這些配置數(shù)據(jù)可以存放在片外的EPROM或其他存儲體上，人們可以控制加載過程，在現(xiàn)場修改器件的邏輯功能。圖1 實際邏輯電路圖2 LLUT的的實現(xiàn)方方式2.2 FPGGA的結(jié)結(jié)構(gòu)特點點 FFPGAA使用了了可編程程的查找找表(LLookk Upp Taablee ,LLUT)結(jié)構(gòu)，LUTT是可編編程的最最小邏輯輯構(gòu)成單單元。大大部分FFPGAA采用基基于SRR

3、AM的的查找表表邏輯形形成結(jié)構(gòu)構(gòu)，就是是用SRRAM(靜態(tài)隨隨機(jī)存儲儲器)來來構(gòu)成邏邏輯函數(shù)數(shù)發(fā)生器器。圖11、2分分別是44輸入LLUT的的實際邏邏輯電路路和LUUT的實實現(xiàn)方式式。FLLEX110KEE系列器器件的結(jié)結(jié)構(gòu)和工工作原理理在Allterra的FFPGAA器件中中具有典典型性，下面以以此類器器件為例例，介紹紹PFGGA的結(jié)結(jié)構(gòu)。其其內(nèi)部結(jié)結(jié)構(gòu)如圖圖3所示示:圖3 FFLEXX10KKE內(nèi)部部結(jié)構(gòu) FLLEX110KEE內(nèi)部結(jié)結(jié)構(gòu)包含含嵌入式式陣列塊塊(EAAB，EEmbeeddeed AArraay BBlocck)、邏輯陣陣列塊(LABB，Loogicc Arrrayy Bll

4、ockk)、快快速通道道(Faast Traack)互連和和輸入/輸出單單元(II/O Eleemennt,IIOE)四部分分。(11) 嵌嵌入式陣陣列用來來實現(xiàn)各各種存儲儲器及復(fù)復(fù)雜的邏邏輯功能能，如數(shù)數(shù)字信號號處理、微控制制器等。嵌入式式陣列由由一系列列嵌入式式陣列塊塊(EAAB)構(gòu)構(gòu)成。EEAB是是在輸入入輸出口口上具有有寄存器器的能變變形的RRAM塊塊。(22) 邏邏輯陣列列用來實實現(xiàn)普通通邏輯功功能，如如計數(shù)器器、加法法器、狀狀態(tài)機(jī)等等。邏輯輯陣列由由一系列列邏輯陣陣列塊(LABB)構(gòu)成成。每個個LABB包含八八個LEE和一些些局部互互連。LLAB 構(gòu)成了了FLEEX100KE的的“

5、粗粒度度”結(jié)構(gòu)，有利于于EDAA軟件進(jìn)進(jìn)行布局局布線，優(yōu)化器器件的利利用，提提高性能能。LEE是FLLEX110KEE結(jié)構(gòu)中中的最小小單元，每個LLE 含含有一個個4輸入入查找表表(LUUT)、一個帶帶有同步步使能的的可編程程觸發(fā)器器(Prrogrrammmablle RRegiisteer)、一個進(jìn)進(jìn)位鏈(Carrry Chaain)和一個個級連鏈鏈(Caascaade)。每個個LE都都能驅(qū)動動LABB局部互互連(LLAB Loccal Inttercconnnectt)和快快速通道道互連(Fasst TTracck IInteercoonneect)。LEE的內(nèi)部部結(jié)構(gòu)如如圖4所所示。圖4

6、 邏輯單單元(LLE)內(nèi)內(nèi)部結(jié)構(gòu)構(gòu)(3) 器件內(nèi)內(nèi)部信號號的互連連和器件件引出端端之間的的信號互互連由快快速通道道(FaastTTracck)連連線提供供，F(xiàn)aastTTracck遍布布于整個個FLEEX100KE器器件，是是一系列列水平和和垂直走走向的連連續(xù)式布布線通道道。FaastTTracck互連連是一系系列貫通通器件行行、列的的快速連連接通道道。(44) II/O引引出端由由一些II/O單單元(IIOE)驅(qū)動。IOEE位于快快速通道道的行和和列的末末端，每每個IOOE有一一個雙向向I/OO緩沖器器和一個個既可做做輸入寄寄存器也也可做輸輸出寄存存器的觸觸發(fā)器。3 競競爭冒險險 在在組合電

7、電路中，當(dāng)邏輯輯門有兩兩個互補(bǔ)補(bǔ)輸入信信號同時時向相反反狀態(tài)變變化時，輸出端端可能產(chǎn)產(chǎn)生過渡渡干擾脈脈沖的現(xiàn)現(xiàn)象，稱稱為競爭爭冒險。3.11 FPPGA中中產(chǎn)生競競爭冒險險的原因因 信信號在FFPGAA器件內(nèi)內(nèi)部通過過連線和和邏輯單單元時，都有一一定的延延時。延延時的大大小與連連線的長長短和邏邏輯單元元的數(shù)目目有關(guān)，同時還還受器件件的制造造工藝、工作電電壓、溫溫度等條條件的影影響。信信號的高高低電平平轉(zhuǎn)換也也需要一一定的過過渡時間間。由于于存在這這兩方面面因素，多路信信號的電電平值發(fā)發(fā)生變化化時，在在信號變變化的瞬瞬間，組組合邏輯輯的輸出出有先后后順序，并不是是同時變變化,往往往會出出現(xiàn)一些些

8、不正確確的尖峰峰信號，這些尖尖峰信號號稱為“毛刺”。如果果一個組組合邏輯輯電路中中有“毛刺”出現(xiàn)，就說明明該電路路存在“冒險”。(與與分立元元件不同同，由于于PLDD內(nèi)部不不存在寄寄生電容容電感，這些毛毛刺將被被完整的的保留并并向下一一級傳遞遞，因此此毛刺現(xiàn)現(xiàn)象在PPLD、FPGGA 設(shè)設(shè)計中尤尤為突出出)3.2 FFPGAA中競爭爭冒險的的危害 圖55給出了了一個邏邏輯冒險險的例子子，從圖圖6的仿仿真波形形可以看看出，“A、BB、C、D”四個輸輸入信號號經(jīng)過布布線延時時以后，高低電電平變換換不是同同時發(fā)生生的，這這導(dǎo)致輸輸出信號號“OUTT”出現(xiàn)了了毛刺。而當(dāng)數(shù)數(shù)據(jù)完全全穩(wěn)定的的時候，毛刺信

9、信號也就就自然消消失了。可以概概括的講講，只要要輸入信信號不同同時變化化，(經(jīng)經(jīng)過內(nèi)部部走線)組合邏邏輯必將將產(chǎn)生毛毛刺。將將它們的的輸出直直接連接接到時鐘鐘輸入端端、清零零或置位位端口的的設(shè)計方方法是錯錯誤的，這可能能會導(dǎo)致致嚴(yán)重的的后果。而現(xiàn)在在FPGGA設(shè)計計中的信信號往往往是由時時鐘控制制的，多多數(shù)據(jù)輸輸入的復(fù)復(fù)雜運(yùn)算算系統(tǒng)，甚至每每個數(shù)據(jù)據(jù)都由相相當(dāng)多的的位數(shù)組組成。這這時，每每一級的的毛刺都都會對結(jié)結(jié)果有嚴(yán)嚴(yán)重的影影響，如如果是多多級的設(shè)設(shè)計，那那么毛刺刺累加后后甚至?xí)绊懻麄€設(shè)計計的可靠靠性和精精確性。時鐘端端口、清清零和置置位端口口對毛刺刺信號十十分敏感感，任何何一點毛毛刺

10、都可可能會使使系統(tǒng)出出錯，因因此判斷斷邏輯電電路中是是否存在在冒險以以及如何何避免冒冒險是設(shè)設(shè)計人員員必須要要考慮的的問題。圖5 一一個邏輯輯冒險的的例子圖6 仿仿真波形形 任何何組合電電路、反反饋電路路和計數(shù)數(shù)器都可可能是潛潛在的毛毛刺信號號發(fā)生器器。毛刺刺并不是是對所有有輸入都都有危害害，如觸觸發(fā)器的的輸入入端，只只要毛刺刺不出現(xiàn)現(xiàn)在時鐘鐘的上升升沿并滿滿足數(shù)據(jù)據(jù)的建立立保持時時間，就就不會對對系統(tǒng)造造成危害害。而當(dāng)當(dāng)毛刺信信號成為為系統(tǒng)的的啟動信信號、控控制信號號、握手手信號，觸發(fā)器器的清零零信號(CLEEAR)、預(yù)置置信號(PREESETT)、時時鐘輸入入信號(CLKK)或鎖鎖存器的的

11、輸入信信號就會會產(chǎn)生邏邏輯錯誤誤。任何何一點毛毛刺都可可能使系系統(tǒng)出錯錯。3 毛刺的的消除33.1 利用冗冗余項消消除毛刺刺 函函數(shù)式和和真值表表所描述述的是靜靜態(tài)邏輯輯，而競競爭則是是從一種種穩(wěn)態(tài)到到另一種種穩(wěn)態(tài)的的過程。因此競競爭是動動態(tài)過程程，它發(fā)發(fā)生在輸輸入變量量變化時時。此時時，修改改卡諾圖圖，增加加多余項項，在卡卡諾圖的的兩圓相相切處增增加一個個圓，可可以消除除邏輯冒冒險。但但該法對對于計數(shù)數(shù)器型產(chǎn)產(chǎn)生的毛毛刺是無無法消除除的。3.22 采用用格雷碼碼 我我們可以以通過改改變設(shè)計計，破壞壞毛刺產(chǎn)產(chǎn)生的條條件，來來減少毛毛刺的發(fā)發(fā)生。例例如，在在數(shù)字電電路設(shè)計計中，常常常采用用格雷碼

12、碼計數(shù)器器取代普普通的二二進(jìn)制計計數(shù)器，這是因因為格雷雷碼計數(shù)數(shù)器的輸輸出每次次只有一一位跳變變，消除除了競爭爭冒險的的發(fā)生條條件，避避免了毛毛刺的產(chǎn)產(chǎn)生。33.3 采樣法法 由由于冒險險出現(xiàn)在在變量發(fā)發(fā)生變化化的時刻刻，如果果待信號號穩(wěn)定之之后加入入取樣脈脈沖，那那么就只只有在取取樣脈沖沖作用期期間輸出出的信號號才能有有效。這這樣可以以避免產(chǎn)產(chǎn)生的毛毛刺影響響輸出波波形。 一般般說來，冒險出出現(xiàn)在信信號發(fā)生生電平轉(zhuǎn)轉(zhuǎn)換的時時刻，也也就是說說在輸出出信號的的建立時時間內(nèi)會會發(fā)生冒冒險，而而在輸出出信號的的保持時時間內(nèi)是是不會有有毛刺信信號出現(xiàn)現(xiàn)的。如如果在輸輸出信號號的保持持時間內(nèi)內(nèi)對其進(jìn)進(jìn)行

13、“采樣”，就可可以消除除毛刺信信號的影影響。 有兩兩種基本本的采樣樣方法:一種方方法是在在輸出信信號的保保持時間間內(nèi)，用用一定寬寬度的高高電平脈脈沖與輸輸出信號號做邏輯輯“與”運(yùn)算，由此獲獲取輸出出信號的的電平值值。圖77說明了了這種方方法，采采樣脈沖沖信號從從輸入引引腳“SAMMPLEE”引入。從圖88的仿真真波形上上可以看看出，毛毛刺信號號出現(xiàn)在在“TESST”引腳上上，而“OUTT”引腳上上的毛刺刺已被消消除了。圖7 采樣樣法一圖8 采樣樣法一仿仿真波形形 上述述方法的的一個缺缺點是必必須人為為的保證證sammplee信號必必須在合合適的時時間中產(chǎn)產(chǎn)生，另另一種更更常見的的方法是是利用D

14、D觸發(fā)器器的D輸輸入端對對毛刺信信號不敏敏感的特特點，在在輸出信信號的保保持時間間內(nèi)，用用觸發(fā)器器讀取組組合邏輯輯的輸出出信號，這種方方法類似似于將異異步電路路轉(zhuǎn)化為為同步電電路。圖圖9給出出了這種種方法的的示范電電路，圖圖 100是仿真真波形。在仿真真時，我我們也可可能會發(fā)發(fā)現(xiàn)在FFPGAA器件對對外輸出出引腳上上有輸出出毛刺，但由于于毛刺很很短,加加上PCCB本身身的寄生生參數(shù),大多數(shù)數(shù)情況下下,毛刺刺通過PPCB走走線,基基本可以以自然被被慮除，不用再再外加阻阻容濾波波。圖9 采樣法法二圖10 采樣法法二仿真真波形3.4 吸收法法 增加加輸出濾濾波，在在輸出端端接上小小電容可以濾濾除毛刺

15、刺，圖111所示示。但輸輸出波形形的前后后沿將變變壞，在在對波形形要求較較嚴(yán)格時時，應(yīng)再再加整形形電路，該方法法不宜在在中間級級使用。圖11 吸收收法消除除毛刺圖圖3.5 延遲辦辦法 因為毛毛刺最終終是由于于延遲造造成的，所以可可以找出出產(chǎn)生延延遲的支支路。對對于相對對延遲小小的支路路，加上上毛刺寬寬度的延延遲可以以消除毛毛刺。當(dāng)當(dāng)需要對對某一信信號作一一段延時時時，初初學(xué)者往往往在此此信號后后串接一一些非門門或其它它門電路路，此方方法在分分離電路路中是可可行的。但在FFPGAA中，開開發(fā)軟件件在綜合合設(shè)計時時會將這這些門當(dāng)當(dāng)作冗余余邏輯去去掉，達(dá)達(dá)不到延延時的效效果。用用Altteraa公司

16、的的 MaaxpllusIII開發(fā)發(fā)FPGGA時，可以通通過插入入一些LLCELLL原語語或調(diào)用用延時線線模塊來來產(chǎn)生一一定的延延時，但但這樣形形成的延延時在FFPGAA芯片中中并不穩(wěn)穩(wěn)定，會會隨溫度度等外部部環(huán)境的的改變而而改變，因此并并不提倡倡這樣。在此，可以用用高頻時時鐘來驅(qū)驅(qū)動一移移位寄存存器，待待延時信信號作數(shù)數(shù)據(jù)輸入入，按所所需延時時正確設(shè)設(shè)置移位位寄存器器的級數(shù)數(shù)，移位位寄存器器的輸出出即為延延時后的的信號。在此以以實現(xiàn)雙雙口RAAM的讀讀寫時序序中IDDT71132的的讀時序序為例，時序圖圖如圖112所示示。無論論用CEE還是OOE來控控制讀取取，都需需要CEE或OEE保持一一

17、段低電電平。令令OE保保持低電電平，CCE平時時為高電電平，讀讀雙口RRAM時時觸發(fā)CCE變?yōu)闉榈碗娖狡?，延遲遲一小段段時間再再恢復(fù)高高電平。本設(shè)計計產(chǎn)生這這段延時時的方法法是用高高頻計數(shù)數(shù)器產(chǎn)生生，具體體方法為為:在FFPGAA中設(shè)計計一個計計數(shù)器，取系統(tǒng)統(tǒng)可用的的高頻時時鐘(周周期小于于所需延延時)驅(qū)驅(qū)動它計計數(shù)，計計到設(shè)定定好的終終值時產(chǎn)產(chǎn)生觸發(fā)發(fā)脈沖。不同的的計數(shù)終終值可以以產(chǎn)生不不同的延延時。此此方法所所產(chǎn)生的的延時為為高頻時時鐘周期期的整數(shù)數(shù)倍，若若高頻時時鐘周期期與所需需延時相相比很小小，則延延時較精精確，否否則只能能做一粗粗略的延延時。圖12 雙口口RAMM IDDT71132

18、讀讀操作時時序圖4 FPPGA設(shè)設(shè)計中避避免毛刺刺的其他他注意事事項4.1 電電路選用用 要要用寄存存器和觸觸發(fā)器設(shè)設(shè)計電路路，盡量量不要用用鎖存器器，因它它對輸入入信號的的毛刺太太敏感。如果堅堅持用鎖鎖存器設(shè)設(shè)計必須須保證輸輸入信號號絕對沒沒有毛刺刺，且滿滿足保持持時間。4.22 譯碼碼器 設(shè)計設(shè)設(shè)計譯碼碼邏輯電電路時必必須十分分小心，因為譯譯碼器和和比較器器本身會會產(chǎn)生尖尖峰，容容易產(chǎn)生生毛刺，把譯碼碼器或比比較器的的輸出直直接連到到時鐘輸輸入端或或異步清清除端，會造成成嚴(yán)重的的后果。4.33 避免免隱含RRS觸發(fā)發(fā)器 應(yīng)該盡盡量避免免隱含RRS觸發(fā)發(fā)器的出出現(xiàn)。一一般要控控制輸出出被直接

19、接反饋到到輸入端端，采用用反饋環(huán)環(huán)路會出出現(xiàn)隱含含RS觸觸發(fā)器，其對輸輸入尖峰峰和假信信號很敏敏感，輸輸入端有有任何變變化都有有可能使使輸出值值立刻改改變，此此時易造造成毛刺刺的產(chǎn)生生，導(dǎo)致致時序的的嚴(yán)重混混亂。一一旦具有有隱含的的RS觸觸發(fā)器，加鎖存存器消除除毛刺是是不能解解決問題題的。此此時只有有通過全全面修改改電路來來從根本本上解決決。4.4 避避免使用用多時鐘鐘設(shè)計 每一一個模塊塊中只用用一個時時鐘，避避免使用用多時鐘鐘設(shè)計，同時避避免使用用主時鐘鐘分頻后后的二次次時鐘作作為時序序器件的的時鐘輸輸入，因因為二次次時鐘相相對于一一次時鐘鐘可能存存在過大大的時鐘鐘歪斜。對所有有模塊的的輸入

20、時時鐘、輸輸入信號號、輸出出信號都都用觸觸發(fā)器或或寄存器器進(jìn)行同同步處理理，即輸輸出信號號直接來來自觸發(fā)發(fā)器或寄寄存器的的輸出端端。這樣樣可以消消除尖峰峰和毛刺刺信號。不論是是控制信信號還是是地址總總線信號號、數(shù)據(jù)據(jù)總線信信號，都都要采用用另外的的寄存器器，以使使內(nèi)部歪歪斜的數(shù)數(shù)據(jù)變成成同步數(shù)數(shù)據(jù)。這這些表面面上看似似乎無用用的操作作可以大大大提高高電路系系統(tǒng)的性性能。44.5 避免使使用延遲遲線 應(yīng)該盡盡量避免免使用延延遲線，因它對對工藝過過程的變變化極為為敏感，會大大大降低電電路的穩(wěn)穩(wěn)定性和和可靠性性，并將將為測試試帶來麻麻煩。44.6 充分利利用資源源 大大部分FFPGAA器件都都為時鐘鐘、復(fù)位位、預(yù)置置等信號號提供特特殊的全全局布線線資源，要充分分利用這這些資源源。這樣樣可以減減少電路路中的毛毛刺并且且大大提提高設(shè)計計電路的的性能.4.77 不要要期望仿仿真器替替你找到到毛刺錯錯誤 注意仿仿真結(jié)果果和實際際綜合的的電路的的不一致致性。無無論是時時序電路路還