半導體器件課件

1、1Al柵，Al的功函數(shù)4.1eV，Si的親和能4.05eVNMOS:V 0 51 kBT ln( NA ) 0msqni使P型半導體表面耗盡或反型PMOS:V 0 51 kBT ln( NA ) 0msqni使N型半導體表面積累Al柵方塊電阻：幾個 m/ ，Al柵工藝的缺陷金半接觸電勢差及影響 V WS Wm msqV 1 (E Es ) W msqCf FBmEc EiEmEsffEvMOS系統(tǒng)三種材料在分離時的能帶圖考慮金半接觸時的能帶圖（柵偏壓為零）qVox qs影響閾值電壓的Vms 金半接觸電勢差Q0氧化層中正電荷面密度，: 庫侖/cm2F半導體勢（與襯底摻雜濃度有關） 0 sioCo

2、x面積柵氧化層電容 Cox t2 oxNA 襯底摻雜濃度VBS 襯底偏壓V V Q0 2 QB max Tnms CFCoxox4、長溝道MOSFET的閾值電壓MOSFET的閾值電壓：使溝道源端強反型時的柵源電壓V V 2 QB max TnFBFCNMOSoxQB max 2 0 siqNA (2F ) kBT ln( NA )QFqnV V 2 B max iTpFBFCPMOSoxQb max 20 siqNA (2F )V V Q0 用平帶電壓表征非理想FBms Cox2襯底摻雜濃度對閾值的影響襯底摻雜濃度NB通過QB來影響VTNB越大，越不容易反型在器件分析中，氧化層中的各種電荷用薄

3、層電荷等效，并假定其位于Si-SiO2界面。面積的氧化層等效電荷Q0氧化層電荷對平 V Q0帶電壓的貢獻為 FBCox通常要求MOS考慮到金半功函數(shù)差后，平帶電壓為 V V Q0 FBms Cox閾值電壓表示為V V 2 Qb max TnFBFCox1010 / cm2 氧化層電荷及影響SiO2中的電荷：固定正電荷可動正電荷陷阱電荷界面陷阱電荷熱生長的氧化層中電荷中心的特點和位置氧化層電荷是使早期MOSFET不穩(wěn)定的主要原因，其大小（面積上的電荷密度）與晶向和氧化 層生長工藝有關。多晶硅柵n+poly-si, 方塊電阻15,歐姆摻雜濃度 N polyDnmos:k T N poly NVms

4、 B ln() 0 使表面耗盡或反型 D B qn2ipmos:k T N ploy使表面多子積累V B ln( D ) 0msqNBp+poly-si, 方塊電阻25歐姆,摻雜濃度 N polyAnmos:k T N polyV B ln( A ) 0 使表面多子積累msqNBpmos:k T N poly N使表面耗盡或反型V B ln( AB ) 0msqn2i近似認為重摻雜多晶硅的能帶與單晶硅相同3VBS 0背柵使表面反型點從二倍勢變到：s ( y) 2F VBSSubstrate bias effect on VT1、襯底加偏壓后，轉移曲線的形狀（斜率）并沒有改變，而只是隨VSB的增

5、大向右平移，表明VT的絕對值隨VSB的增加而增加。2、當VDS一定時，ID隨VSB的增加而減小，即溝道電導隨VSB的增加而減小。體效應（Body Effect）襯底偏壓對閾值電壓的影響稱為體效應（也稱為襯偏效應或背柵效應）。MOS管通常源和襯底短接，但是有兩種情況會造成襯底相對與源端有一個偏置電壓 在MOS電路中，有些MOS管的源極接輸出端，其電位是變化的。 有意在體端加偏壓。nmos :V 0BS pmos :VBS 0氧化層厚度的影響氧化層厚度增加，會導致VT增加。此方法廣泛應用于MOS管之間的。柵氧SGDDGS場氧sio2sio2sio2sio2sio2nnnnP-Si襯底提高場區(qū)寄生M

6、OS管的閾值電有源區(qū)、場區(qū)壓：場注入厚的場氧化層寄生溝道互連線4閾值電壓的設計（2）計算注入后的閾值電壓：離子注入形成的雜質沿注入方向是Gauss分布，直接用其計算VT比較復雜?？紤]到實際中調制注入的深度一般比較淺，用Delta函數(shù)近似實際的分布：認為注入的雜質全部位于Si-SiO2界面無限薄的薄層硅中。MetalSiO2DI 注入劑量，單位面積（每平NB方厘米）離子數(shù)目xSiD (cm2 )I0Xd max閾值電壓的設計（1）閾值電壓的調制方法：用離子注入工藝，在半導體表面處精確注入一定數(shù)目的硼或磷離子，以調制半導體表面的雜質濃度。當MOS器件偏置在耗盡或反型時，注入的雜質會疊加到氧化層半導

7、體界面附近的電離雜質電荷上，從而改變VT。VT VT (VBS 0) VT 0 (VBS 0) ( 2) 2q0 si NA CoxBody factor (0.3 0.4)V VT 0 VTfor nmosTVT 0 VTfor pmos襯底偏壓使耗盡層展寬，導致nmos的VTn增加（向正方向移動），而pmos的VTp更負（向負方向移動）除非應用，否則應盡量避免體效應，即應使體效應因子最?。姺葱蜁r的柵體電壓為V 2 V 2q si 0 NA (2F VBS ) GBFBSCoxVGB VGS VBS強反型時的柵源電壓即閾值電壓為2q N (2 V ) V 2 si 0 BFBS TnFCo

8、x定義VBS=0時的閾值電壓為考慮到VBS的影響，通常把VT寫成：VT VT 0 VTV 2 4 0 siqNAF T 0FCox5小尺寸效應器件尺寸縮小后，器件的性能偏離長溝道理論所預示的特性，這些偏差稱為小尺寸效應，也稱為短溝道效應 （Short Channel Effects，SEC）。閾值電壓VT 變得與器件的幾何尺寸和漏電壓有關（隨著L的減小和漏壓的增加，閾值電壓下降）亞閾值特性變壞：亞閾值斜率增加，亞閾值電流強烈依賴于漏電壓 ，嚴重時，柵對漏電流的控制作用失效。出現(xiàn)強電場效應（遷移率下降、速度飽和、熱載流子效應），導致飽和電壓和飽和電流小于長溝道理論所預期的值；漏電流嚴重不飽和長溝

9、道器件電學特性：Ids1/L在亞閾值區(qū)：Ids在VDS3KT/q時與VDS無關；隨VGS 指數(shù)增加閾值電壓與器件尺寸、漏源電壓無關長溝道器件電學參數(shù)：g W C (V V )f 3 s (V V )mL S ox GSTnT 4 L2 GSTn提高器件性能的方法：減小器件的特征尺寸（溝道長度）Exle 考慮一個NMOSFET，NB=1015cm-3， Tox=150A，平帶電壓VFB=-0.91V，求使閾值電壓VT=1V所需要注入雜質種類和注入劑量。Solution kT ln( N A ) 0.29V , C 2.3107 Fcm2FqnoxiQ 1.4 108C cm2b maxpre i

10、mplant :V 0 0 27VTnBoron Ion-implanted, the VTn After implant isV0 qDI nCoxSot D (V0 ) Cox 1.81012 cm2Inq閾值電壓的設計（3）Delta近似：認為是在氧化層半導體界面引入附加的固定電荷，類似氧化物固定電荷的分析，可以得到由于注入引起的閾值電壓的漂移為：V QI qDI TCCoxox：注入受主雜質，B：注入施主雜質，PDI：注入劑量，QI ：注入電荷/cm2硼注入會導致閾值電壓正漂移（變得更正），磷注入會時閾值電壓負漂移（變得更負）。6閾值電壓的漂移源漏電荷的共享：解釋在VDS比較低時VT隨

11、L的減小而降低的現(xiàn)象。漏致勢壘降低（DIBL）：VDS較高時，VT隨L的變化次表面串通短溝MOSFET的考慮閾值電壓的漂移（VT roll off）遷移率的速度飽和熱載流子效應溝道長度的調制效應源、漏串連電阻效應。小尺寸效應產(chǎn)生的原因：1、溝道區(qū)的電場分布變成二維分布（而大尺寸器件中溝道電場呈現(xiàn)一維圖像，即緩變溝道近似成立）2、電場強度隨器件尺寸縮小而增大，溝道載流子輸運特性發(fā)生變化短溝道效應Short Channel Effects：SEC有時泛指因為溝道縮短后會出現(xiàn)的所有效應。狹義地說，SEC指溝道縮短閾值電壓減?。∟溝）或增大（P溝）的效應pmosnmos0.25mVDS 1 8Vel

12、pros7漏致勢壘降低效應(Drain-Induced Barrier Lowering)DIBL用來說明VDS增加引起的VT下降的現(xiàn)象當漏結加較大電壓時，漏結電場向源區(qū)擴展，使源PN結的勢壘降低，從源注入溝道的電子增加，導致漏電流增加，該過程稱為DIBL效應。Long channelShort channel由電荷 所引起的閾值的變化為V V (Long ) V (Short) qNA xdm rj ( 1 2xdm 1)TTTCLroxj短溝道效應強烈地依賴于器件的工藝參數(shù)。判斷一個器件是不是短溝道器件不僅要考慮器件的溝道長度，還要考慮其它的結構參數(shù)。希望VT=0提高NA：NAxdmVT減

13、小Tox減小rj源漏電荷的共享假設柵控制的耗盡層電荷是L及L1為上下底、高為xdm的梯形區(qū)，則面積的柵控（耗盡）電荷為N x L L1 W /(WL) Q (1 L )A dm 2BL假設源、漏pn結耗盡區(qū)寬度也為 xdm 則，L r ( 1 2xdm 1)jrj閾值電壓 V V Qb V qNA xdm FTnCC1oxoxF 1 rj ( 1 2xdm 1)1LrjF1描述了柵控耗盡層電荷在總耗盡層電荷中所占的份額，稱為電荷因子，總是小于1。源漏電荷的共享柵和源襯、漏襯PN結共同溝道電荷V 2 QB Q qNB xdm For long channelTnf CB Charge shari

14、ng for S/Dox?xdmLLL8溝道長度調制效應（CLM）Channel-Length-Modulation當VDSVDsat后，漏耗盡區(qū)展寬，夾斷點向源端移動，夾斷點P和n+漏區(qū)之間的夾斷區(qū) L 使得有效溝道長度L減小為L 。L與（VDS-VDSAT）有關，它將調制有效溝道長度，這種現(xiàn)象稱為溝道長度調制。VDS VDsat0LV ( y L) V VGS Tn窄溝道效應當溝道的寬度減小到與空間電荷區(qū)寬度相比擬時，閾值電壓也會受到W的影響，稱為窄溝道效應，它強烈依賴于制造MOS器件的具體 技術。LOCOS技術溝槽技術（LOCalized Oxideation of Silicon）（S

15、TI: Shallow Trench Isolation）VT隨著W的下降而升高VT隨著W的下降而減小Bulk punch-throughThe depletion region of the drain junction gardually merges witht of the source junction when the VDS is incresaed.As a result,a large leakage current may flow the drain to the source through the bulkDIBL效應也導致亞閾值電流隨VDS增加而增大引入DIBL因子

16、表征DIBL效應：VT VT (VDS 0) VDS實驗發(fā)現(xiàn)DIBL效應引起的閾值降低與溝道長度、柵氧厚度、源漏pn結結深、襯底摻雜濃度有關:L tox rj NB DIBL 9漏壓引起的遷移率的橫向電場的增加會引起載流子速度的飽和Velocity考慮速場關系1、兩段線性近似satActual Velocity2、經(jīng)驗公式Critical E-field EcLongitudinal field EyConstant Mobility表面散射使反型層中載流子的遷移率低于體內的遷移率，柵壓引起的縱向電場Ex越大，表面散射越強用有效縱向電場Eeff處理柵壓對遷移率的影響，定義為反型層內所有電子受到

17、的平均電場Ex1E Ex1 Ex 2 eff2QQExEx 2 b Ex1 Ex 2 i E Eyx 20 si0 siEeff ()經(jīng)驗公式為 0 1 0 sis 1 (EE )eff0 01器件模擬時： s 1 (V V ) (0 03 0 1)VGST遷移率的下降柵壓的影響Si反型層的實驗測試表明， Ey很小時的低場遷移率與Ey無關，是 Ex的單值函數(shù)，遷移率隨Ex增加而減小。溝道長度調制使得漏電流在飽和區(qū)隨VDS增加而緩慢增加。I C W (V V )2Dsats ox 2L GSTnIL I1 I(1 L )Dsat LDsat 1 LDsatLL精確描述CLM，需要二維求解。用溝道

18、長度調制系數(shù)表示飽和區(qū)VDS對IDS的影響程度：V LDSLI C W (V V )2 (1 V )Dsats ox 2L GSTnDS10熱載流子效應（ Hot-Carrier Effect）強場下的載流子稱為熱載流子隨著器件尺寸的縮小，溝道內的縱向電場Ex和橫向電場Ey迅速增加Ey的增加將導致溝道出現(xiàn)熱載流子熱載流子的危害：發(fā)生碰撞電離，產(chǎn)生襯底電流熱載流子越過Si/SiO2勢壘，進入柵氧化層，并到達柵電極，產(chǎn)生柵電流速度的飽和短溝道器件在溝道夾斷條件之前，載流子速度可能已經(jīng)飽和。如果將此時的漏極電壓定義為源漏飽和電壓，則速度飽和對應的電流：IDsat WCox (VGS VT VDsat

19、 )sat速度飽和效應使得：飽和電流顯示出與柵壓成線性關系，而不是平方律關系同樣尺寸管子的飽和電流降低，飽和電壓減小速場關系的經(jīng)驗公式 s Ey(as E , E )1 E Eysats cy CI WC (V V V ) s Ey E dVy DSox GSTy 1 E Eydyy cIDS (1 Ey Ec ) WCox (VGS VT Vy )s EyL1 dVVDS IDS (1 E dy )dy WCox (VGS VT Vy )sdVyy0c0I 1W C (V V VDS )VDS 1 V (E L) L s ox GST2DSDSc dIDS 0 V E L 1 2(VGS V

20、T ) dVDsatc E L1DSc11nmos溝道沿溝道方向的電場分布減少了漏附近的電場強度，并將電場峰值位置移向漏區(qū)降低漏電場的器件結構LDD：Lightly Doped Drain最佳的輕摻雜漏結構要求n-LDD區(qū)是完全耗盡的熱電子效應根源于漏端附近的強電場漏端附近電場最強，大部分異常電流于該區(qū)域Si-SiO2界面處硅一側的電場分布1 1EM (VDS VDsat ) / mm 0.22t 3 r 2ox j注入到柵氧化層中襯底電流和柵電流是兩個最基本的熱載流子效應對器件特性影響的參數(shù)12按比例縮小的CE理論CE Rules的基本原則：器件所有的橫向和縱向尺寸都縮小k倍閾值電壓和電源電

21、壓縮小k倍所有的摻雜濃度增加k倍（k1）CE Rules的目的是為了在器件尺寸縮小后，基本上保持器件溝道區(qū)中電場恒定,因而稱為“恒定電場按比例縮小”，也稱為理想按比例縮小理論。按比例縮小定律(Scaling Rules)Scaling-down在縮小器件的水平尺寸（L,W）時，同時按比例縮小器件的垂直尺寸（Tox,rj）、襯底濃度NB和電源電壓VDDScaling Rules 恒定電場的按比例縮小（簡稱CE） 恒定電壓的按比例縮?。ê喎QCV） 準恒定電場的按比例縮?。ê喎QQCE）在縮小器件的尺寸時，應盡可能的減小和擬制小尺寸效應，使幾何上的小尺寸器件保持電學上的長溝道特性方法：通過對器件尺寸合

22、理的按比例縮小或者改變器件的結構來減小或避免小尺寸效應MOS器件的尺寸縮小后：在溝道中電場呈現(xiàn)二維圖像電場強度增大，引起強場效應溝道載流子的輸運性質發(fā)生變化這些變化使MOS器件的工作復雜化：VT Roll Off，工作不穩(wěn)定亞閾值特性變壞，leakage 電流增加寄生效應的影響增大。13QCE RulesScale Tox more slowly then other device dimensScale VDD keng Ex constantParametersFactor(k1)L,W,rj Tox NB VDD1/k1/R(R1)器件尺寸1/k摻雜濃度k2電源電壓1閾值電壓1? 1/sqrt(k)電場強度k源漏電流k電容1/k電路延遲時間1/k2功耗（PVI）Ker density k3功耗延遲積（P）1/kCircuit Densityk2Scaling behavior of Circuit Paramet