畢業(yè)論文-基于FPGA的FSK調(diào)制解調(diào)器設(shè)計(jì)與實(shí)現(xiàn)

1、 大連東軟信息學(xué)院本科畢業(yè)設(shè)計(jì)（論文）論文題目：基于FPGA的FSK調(diào)制解調(diào)器設(shè)計(jì)與實(shí)現(xiàn)系 所： 電子工程系 專(zhuān) 業(yè)：電子信息工程（集成電路設(shè)計(jì)與系統(tǒng)方向） 學(xué)生姓名： 學(xué)生學(xué)號(hào)： 指導(dǎo)教師： 導(dǎo)師職稱(chēng)： 副教授 完成日期： 2014年 4月 28日 大連東軟信息學(xué)院Dalian Neusoft University of Information大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） 摘要 II集成開(kāi)發(fā)環(huán)境包括：系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯器件設(shè)計(jì)、綜合布線(xiàn)、驗(yàn)證和仿真等功能。低成本和優(yōu)化特征使Cyclone II FPGA系列為各種各樣的汽車(chē)、消費(fèi)、通訊、視頻處理、測(cè)試與測(cè)量、和其他最終

2、市場(chǎng)提供理想的解決方案。3.4 系統(tǒng)可行性分析3.4.1 技術(shù)可行性本系統(tǒng)采用Altera公司的Cyclone系列FPGA進(jìn)行開(kāi)發(fā)，采用Quartus II開(kāi)發(fā)環(huán)境。開(kāi)發(fā)語(yǔ)言使用Verilog語(yǔ)言。Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門(mén)和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。Verilog HDL 語(yǔ)言具有以下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建

3、模語(yǔ)言。此外，Verilog HDL語(yǔ)言提供了編程語(yǔ)言接口，通過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪(fǎng)問(wèn)設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。Verilog HDL語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。與VHDL語(yǔ)言相比，Verilog更容易而且更加直觀(guān)。只需要有C語(yǔ)言的編程基礎(chǔ)短時(shí)間內(nèi)就能熟練掌握。3.4.2 經(jīng)濟(jì)可行性整套系統(tǒng)在FPGA開(kāi)發(fā)平臺(tái)上進(jìn)行設(shè)計(jì)和實(shí)現(xiàn)，省去了傳統(tǒng)的復(fù)雜電路。規(guī)模更小而且價(jià)格也較為低廉。降低成本的同時(shí)還可以大幅提高系統(tǒng)的性能和穩(wěn)定性。有著傳統(tǒng)系統(tǒng)無(wú)法比擬的優(yōu)勢(shì)。第4章系統(tǒng)設(shè)計(jì)4.1 系統(tǒng)設(shè)計(jì)指導(dǎo)原則（1）先進(jìn)性利用現(xiàn)有的FPGA開(kāi)發(fā)平臺(tái)進(jìn)行設(shè)

4、計(jì)，由于FPGA具有可編程能力，與其他電路相比具有很大優(yōu)勢(shì)，多個(gè)層次的設(shè)計(jì)描述，可以從開(kāi)關(guān)級(jí)、門(mén)級(jí)、進(jìn)行描述，也可從寄存器傳送級(jí)到算法級(jí)進(jìn)行描述，設(shè)置還包括了進(jìn)程和隊(duì)列級(jí)的描述，而且能夠在降低成本的同時(shí)提高系統(tǒng)的性能。（2）可靠性及安全性FPGA與常用的74系列數(shù)字邏輯芯片構(gòu)成的系統(tǒng)相比，省去了大量的外部電路，精簡(jiǎn)了系統(tǒng)結(jié)構(gòu)，從而大幅提高了系統(tǒng)的可靠性。Verilog HDL已經(jīng)正式的成為了IEEE標(biāo)準(zhǔn)，而不再是某些公司的專(zhuān)用語(yǔ)言。擴(kuò)展性比較好。通過(guò)使用編程語(yǔ)言接口（PLI）機(jī)制能夠?qū)erilog HDL語(yǔ)言的描述能力進(jìn)一步的擴(kuò)展?？勺x性特別強(qiáng)，人和機(jī)器均可閱讀的語(yǔ)言，所以一種作為交互語(yǔ)言存

5、在于設(shè)計(jì)者和EDA的工具之間非常的適合。編程語(yǔ)言接口允許模擬器和設(shè)計(jì)者交互的例程集合和外部函數(shù)對(duì)Verilog模塊內(nèi)信息的訪(fǎng)問(wèn)。4.2 邏輯設(shè)計(jì)硬件采用Altera公司的Cyclone系列低成本FPGA平臺(tái)進(jìn)行設(shè)計(jì)。選取的FPGA芯片型號(hào)為EP2C8T144，在其基礎(chǔ)上設(shè)計(jì)了電路。FPGA設(shè)計(jì)通常采用下圖中的設(shè)計(jì)流程來(lái)進(jìn)行開(kāi)發(fā)：如4.1圖所示。圖4.1 FPGA設(shè)計(jì)流程圖4.2.1 系統(tǒng)整體結(jié)構(gòu)設(shè)計(jì)下圖為系統(tǒng)整體結(jié)構(gòu)設(shè)計(jì)圖，signal_inout為調(diào)制信號(hào)輸入，CLK_input為系統(tǒng)時(shí)鐘輸入，F(xiàn)SK_signal為已調(diào)信號(hào)輸出，接到解調(diào)模塊上。demodulated_signal為信號(hào)解調(diào)

6、輸出。如圖4.2所示。圖4.2 系統(tǒng)整體結(jié)構(gòu)4.2.2 頻率產(chǎn)生模塊設(shè)計(jì)2FSK的核心是對(duì)兩個(gè)不同頻率的載波進(jìn)行調(diào)制。所以我們需要首先得到兩個(gè)不同頻率的載波。這里我們?cè)O(shè)計(jì)產(chǎn)生了兩路載波，頻率分別是500KHz和200KHz。由于系統(tǒng)時(shí)鐘是50M，是設(shè)計(jì)頻率的100倍和250倍。采用偶數(shù)分頻器就可以得到設(shè)計(jì)頻率。例如要獲得100分頻，可以采用一個(gè)計(jì)數(shù)器，從0開(kāi)始計(jì)數(shù)，直到計(jì)數(shù)器值為49時(shí)，控制輸出電平進(jìn)行翻轉(zhuǎn)，同時(shí)計(jì)數(shù)器清零，然后重新技計(jì)數(shù)。下圖為預(yù)計(jì)生成的200KHz和500KHz頻率產(chǎn)生模塊：如圖4.3所示。圖4.3 頻率產(chǎn)生模塊4.2.3 頻率輸出調(diào)制模塊設(shè)計(jì) 2FSK本質(zhì)即采用調(diào)制信號(hào)對(duì)

7、兩個(gè)不同頻率載波進(jìn)行調(diào)制。這里我們?cè)谠O(shè)計(jì)時(shí)定義為：當(dāng)調(diào)制信號(hào)為高電平時(shí)，輸出500KHz，當(dāng)調(diào)制信號(hào)為低電平時(shí)，輸出頻率為200KHz。這樣就實(shí)現(xiàn)了2FSK調(diào)制。圖4.4為預(yù)計(jì)生成的調(diào)制模塊。圖4.5和4.6為預(yù)計(jì)生成的RTL圖。圖4.4 頻率輸出調(diào)制模塊圖4.5 200KHz頻率模塊RTL圖圖4.6 500KHz頻率模塊RTL圖4.2.4 解調(diào)模塊設(shè)計(jì)解調(diào)模塊采用非相干解調(diào)法，在FPGA設(shè)計(jì)中使用計(jì)數(shù)器對(duì)固定時(shí)間內(nèi)的2FSK已調(diào)信號(hào)進(jìn)行計(jì)數(shù)，根據(jù)計(jì)數(shù)值來(lái)實(shí)現(xiàn)信號(hào)解調(diào)。在本設(shè)計(jì)中，通過(guò)對(duì)系統(tǒng)時(shí)鐘計(jì)數(shù)來(lái)實(shí)現(xiàn)，計(jì)數(shù)周期為500。即在500個(gè)系統(tǒng)時(shí)鐘周期內(nèi)對(duì)已調(diào)信號(hào)的上升沿進(jìn)行計(jì)數(shù)，根據(jù)計(jì)算可以知道

8、如果調(diào)制信號(hào)為低電平時(shí)，計(jì)數(shù)個(gè)數(shù)應(yīng)該不超過(guò)2個(gè)。所以我們?cè)O(shè)置一個(gè)門(mén)限，判斷每次的計(jì)數(shù)值超過(guò)三個(gè)時(shí)認(rèn)為是高電平，小于三個(gè)時(shí)是低電平。下圖中為預(yù)計(jì)生成的解調(diào)模塊：如圖4.7所示。圖4. 7解調(diào)模塊圖4.8 解調(diào)模塊RTL圖第5章系統(tǒng)實(shí)現(xiàn)5.1環(huán)境配置下圖為FPGA工程建立時(shí)配置的芯片型號(hào)等參數(shù)。如圖5.1所示。圖5.1 工程配置5.2功能模塊實(shí)現(xiàn)在Quartus II中，采用模塊設(shè)計(jì)方法，將每個(gè)模塊都生成可直接調(diào)用的單元。頂層采用原理圖文件來(lái)進(jìn)行設(shè)計(jì)，結(jié)構(gòu)十分直觀(guān)。5.2.1 頻率產(chǎn)生模塊500KHz的頻率產(chǎn)生模塊實(shí)現(xiàn)代碼如下：module CREAT_500KHZ_CLK/the system

9、clock is 50Mhz(rst,clk,clk_out);input rst;input clk;output clk_out;regclk_out;reg5:0count;always(posedge clk)beginif(rst=0)/press rst buttonbeginclk_out=0;count=49)beginclk_out=clk_out;count=0;endelsebegincount=count+1b1;endendendendmodule其中rst為外部復(fù)位信號(hào)，clk為50M系統(tǒng)時(shí)鐘輸入，clk_out為500KHz輸出。count為計(jì)數(shù)器。同理，200K

10、Hz的頻率產(chǎn)生模塊實(shí)現(xiàn)代碼如下：module CREAT_200KHZ_CLK/the system clock is 50Mhz(rst,clk,clk_out);input rst;input clk;output clk_out;regclk_out;reg6:0count;always(posedge clk)beginif(rst=0)/press rst buttonbeginclk_out=0;count=124)beginclk_out=clk_out;count=0;endelsebegincount=count+1b1;endendendendmodule以上兩模塊代碼均能

11、正常仿真并能生成對(duì)應(yīng)的波形。5.2.2 頻率輸出調(diào)制模塊 模塊功能明確，設(shè)計(jì)時(shí)難度不大。模塊代碼如下： module FSK_OUTPUT_CONTROL/using original signal modulating , get the finally output 2FSK signal(modulation_signal,FSK_signal_200K,FSK_signal_500K,modulated_signal);input modulation_signal;input FSK_signal_200K;input FSK_signal_500K;outputmodulated_

12、signal;regmodulated_signal;always(modulation_signal)beginif(modulation_signal=1)beginmodulated_signal=FSK_signal_500K;endelsebeginmodulated_signal=499)begincount1=0;synchronization_signals= 1b1;endelsebegincount1=count1+1b1;synchronization_signals= 1b0;endendalways(posedge synchronization_signals or

13、 posedge modulated_signal)beginif(synchronization_signals)begincount2=0;endelsebegincount2=499)begindemodulated_signal=3)?1:0;endendendmodule其中clk為系統(tǒng)時(shí)鐘，modulated_signal為輸入的已調(diào)信號(hào)，demodulated_signal為解調(diào)信號(hào)，count1對(duì)系統(tǒng)時(shí)鐘進(jìn)行計(jì)數(shù)，count2對(duì)已調(diào)信號(hào)進(jìn)行計(jì)數(shù)，synchronization_signals為count2計(jì)數(shù)的門(mén)控信號(hào)，只有當(dāng)synchronization_signals為高電

14、平時(shí)count2才進(jìn)行計(jì)數(shù)。將clk設(shè)置為50MHz時(shí)鐘輸入，modulated_signal分別設(shè)置為200KHz和500KHz輸入，觀(guān)察輸出，仿真結(jié)果如圖5.4和5.5所示。圖5.4 200KHz解調(diào)模塊仿真結(jié)果圖5.5 500KHz解調(diào)模塊仿真結(jié)果由圖中可以看出，當(dāng)輸入載波為200KHz時(shí)，輸出為低電平，當(dāng)輸入載波為500KHz時(shí)，輸出為高電平，符合模塊設(shè)計(jì)要求，可以對(duì)FSK已調(diào)信號(hào)進(jìn)行解調(diào)。整體解調(diào)模塊如圖5.6所示。 圖5.6解調(diào)模塊仿真結(jié)果以下代碼為模塊的頂層和激勵(lì)。timescale 1ns/1ps module tb( ); reg clk, rstn;always #1 cl

15、k = clk;wire modulated_signal, demodulated_signal; initial begin rstn= 0; clk = 0;#25 rstn= 1; #2000000 $stop; endtop_top tt0( clk, rstn, modulated_signal, demodulated_signal); endmodulemodule top_top/( clk, rst, modulated_signal, demodulated_signal);input clk, rst;output wire modulated_signal;outpu

16、t wire demodulated_signal;wire FSK_signal_200K, FSK_signal_500K, FSK_signal_100K; DEMODULATION uu00(FSK_signal_100K,rst, modulated_signal,demodulated_signal);MODULATIONuu0(FSK_signal_500K,FSK_signal_200K,FSK_signal_100K,rst,modulated_signal);CREAT_100KHZ_CLK uu1( clk, rst, FSK_signal_100K / 時(shí)鐘分頻為);C

17、REAT_200KHZ_CLK uu2( clk, rst, FSK_signal_200K / 時(shí)鐘分頻); CREAT_500KHZ_CLK uu3( clk, rst,FSK_signal_500K / 時(shí)鐘分頻為);endmodule5.3 系統(tǒng)仿真在Quartus II中建立一個(gè)vwf波形仿真文件，如下圖5.7所示設(shè)置仿真參數(shù)。圖5.7仿真參數(shù)設(shè)置仿真時(shí)需要給出系統(tǒng)時(shí)鐘和調(diào)制信號(hào)。這里將系統(tǒng)時(shí)鐘設(shè)置為50MHz，調(diào)制信號(hào)為10KHz。仿真結(jié)果如圖5.8所示。圖5.8 仿真結(jié)果由圖中可以看出，輸出的解調(diào)波形與調(diào)制波形完全相同，只是稍有延遲，這個(gè)屬于正?，F(xiàn)象，不影響解調(diào)性能。大連東軟信息

18、學(xué)院畢業(yè)設(shè)計(jì)（論文）第6章系統(tǒng)測(cè)試6.1 測(cè)試流程首先進(jìn)行系統(tǒng)整體的綜合，綜合無(wú)誤后得到以下結(jié)果如圖6.1所示。圖6.1 系統(tǒng)綜合結(jié)果圖將程序下載到FPGA電路中，燒寫(xiě)代碼界面如圖6.2所示。圖6.2 程序燒寫(xiě)界面6.2測(cè)試結(jié)果硬件電路如圖6.3所示。采用信號(hào)發(fā)生器產(chǎn)生10KHz的3.3V電平信號(hào)輸入到FPGA中，能夠順利的在開(kāi)發(fā)板中實(shí)現(xiàn)預(yù)期效果。圖6.3 硬件電路第7章結(jié)論傳統(tǒng)的FSK調(diào)制解調(diào)方式都是采用硬件電路實(shí)現(xiàn)，電路復(fù)雜、調(diào)試不便。以往的移頻鍵控調(diào)制解調(diào)器經(jīng)常采用“模擬電路+連線(xiàn)”的方式設(shè)計(jì)，集成塊多，連線(xiàn)復(fù)雜，容易出錯(cuò)，而且體積較大。文中采用Verilog硬件描述語(yǔ)設(shè)計(jì)了基于FPGA

19、的2FSK調(diào)制解調(diào)器，設(shè)計(jì)靈活、修改方便，很好地縮小了系統(tǒng)體積，提高了可靠性，同時(shí)系統(tǒng)選擇Verilog語(yǔ)言進(jìn)行開(kāi)發(fā)，擁有良好的可移植性和系統(tǒng)產(chǎn)品升級(jí)的可能性；由于使用FPGA芯片，可隨時(shí)在線(xiàn)更改邏輯設(shè)計(jì)及有關(guān)參數(shù)，充分體現(xiàn)現(xiàn)場(chǎng)可編程器件的優(yōu)越性，它有效地縮小了系統(tǒng)的體積，降低了成本，且電路簡(jiǎn)潔，增加了系統(tǒng)的可靠性。Verilog語(yǔ)言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。本文根據(jù)要求設(shè)計(jì)了基于FPGA的2FSK數(shù)字調(diào)制解調(diào)系統(tǒng)，系統(tǒng)經(jīng)過(guò)測(cè)試符合設(shè)計(jì)要求，主要完成任務(wù)如下：1.完成了關(guān)于2FSK調(diào)制解調(diào)原理的具體介

20、紹。在文中，比較了幾種設(shè)計(jì)方案，對(duì)2FSK調(diào)制系統(tǒng)的各個(gè)部分都進(jìn)行了詳細(xì)的描述。2.學(xué)習(xí)和掌握了FPGA器件和Verilog語(yǔ)言。在這個(gè)設(shè)計(jì)中，我選擇了FPGA器件來(lái)設(shè)計(jì)2FSK調(diào)制器，而且用Verilog這種比較常用的語(yǔ)言進(jìn)行編程，在不斷的學(xué)習(xí)中，我對(duì)這種全新的器件有了一定的了解。3. 在設(shè)計(jì)和仿真過(guò)程中，掌握了FPGA系統(tǒng)開(kāi)發(fā)平臺(tái)Quartus II的使用方法，能夠熟練的進(jìn)行邏輯編程、系統(tǒng)綜合和性能仿真。本課題的研究雖然取得了一定的收獲，但在很多方面還需要進(jìn)一步的改進(jìn)和完善。這只是一個(gè)比較簡(jiǎn)單的數(shù)字頻帶調(diào)制系統(tǒng)，它只是在一個(gè)較小的方面來(lái)體現(xiàn)數(shù)字頻帶調(diào)制的特點(diǎn)。大學(xué)四年馬上就要結(jié)束了，這將是

21、一個(gè)終點(diǎn)但同時(shí)又是一個(gè)起點(diǎn)，我將會(huì)在今后的學(xué)習(xí)和工作中繼續(xù)進(jìn)行研究，不斷努力學(xué)習(xí)，希望能夠做出一些成績(jī)，讓自己更上一層樓。參考文獻(xiàn)1 樊昌信通信原理（第五版）M，國(guó)防工業(yè)出版社，20012 劉昌華數(shù)字邏輯EDA設(shè)計(jì)與實(shí)踐M，國(guó)防工業(yè)出版社，2006 3 蘇青，張紅基于CPLD/FPGA技術(shù)的數(shù)字頻率設(shè)計(jì)M，清華大學(xué)出版社，20074 黃智偉FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐M，電子工業(yè)出版社，20055 張鳳言大規(guī)模邏輯器件與數(shù)字系統(tǒng)設(shè)計(jì)M，北京航空航天大學(xué)出版社，19986 段吉海，黃智偉基于CPLD/FPGA的數(shù)字通信系統(tǒng)建模與設(shè)計(jì)M，電子工業(yè)出版社，20047 董在望通信原理M，高等教育出版社，20

22、02 8 王小軍VHDL簡(jiǎn)明教程M，清華大學(xué)出版社，19979 潘松，黃繼業(yè)EDA技術(shù)實(shí)用教程M，科學(xué)出版社，200510 張文艷，陳立強(qiáng)，程方，程剛用FPGA實(shí)現(xiàn)MFSK信號(hào)J，探測(cè)與控制學(xué)報(bào)，2004，(4)：19-2111 黃正瑾可編程邏輯器件設(shè)計(jì)M，復(fù)旦大學(xué)出版社，199712 邊計(jì)年用VHDL設(shè)計(jì)電子線(xiàn)路M，清華大學(xué)出版社，199713 劉愛(ài)榮，王振成EDA技術(shù)與CPLD/FPGA開(kāi)發(fā)應(yīng)用簡(jiǎn)明教程M，清華大學(xué)出版社，200714 譚會(huì)生，張昌凡EDA 技術(shù)及應(yīng)用M，西安電子科技大學(xué)出版社，200415 PAN SongApplication foreground of CPLD/FP

23、GA in electron design on technology applyM，Publishing house of electronics industry，200216 LU Shao-qiangFPGA will gradually replace ASIC and ASSPJ，Electron production world，2000，(2)：13-1617 楊守良Matlab/Simulink 在FPGA 設(shè)計(jì)中的應(yīng)用J，微計(jì)算機(jī)信息報(bào)，2005，(7)：22-2518 陳華鴻頻移鍵控(FSK)及其最新應(yīng)用M，北京航天航空大學(xué)出版社，200019 劉寶琴數(shù)字電路與系統(tǒng)M，北

24、京清華大學(xué)出版社，199320 Hans Gustat，F(xiàn)rank HerzelIntegrated FSK demodulator with very high sensitivityM，Publishing house of electronics industry，2003致 謝時(shí)光荏苒，畢業(yè)在即，畢業(yè)論文也即將結(jié)束。在此，衷心的感謝老師、同學(xué)和朋友對(duì)我一直以來(lái)的指導(dǎo)和幫助！感謝我的指導(dǎo)老師田勇副教授。在完成本次畢業(yè)設(shè)計(jì)過(guò)程中，田勇老師對(duì)該論文從選題、構(gòu)思、資料收集到最后定稿的各個(gè)環(huán)節(jié)都給予許多寶貴的建議。他熱情耐心的指導(dǎo)，諄諄的教誨讓我取得了很大的進(jìn)步，是我學(xué)習(xí)的楷模。感謝我的母校。它為我們提供和營(yíng)造的積極的學(xué)習(xí)氛圍和愉悅的生活氛圍，讓我們大學(xué)四