集成電路的正向設(shè)計集成電路的逆向設(shè)計集成電路設(shè)計方法學(xué)課件

集成電路的正向設(shè)計集成電路的逆向設(shè)計集成電路設(shè)計方法學(xué)概述本次課主要內(nèi)容集成電路的正向設(shè)計本次課主要內(nèi)容1第18章集成電路的正向設(shè)計74HC139芯片介紹74HC139電路設(shè)計第18章集成電路的正向設(shè)計74HC139芯片介紹2電路的設(shè)計:Cs支路電路圖電路的設(shè)計:Cs支路電路圖3CMOS反相器傳輸特性CMOS反相器傳輸特性4版圖的設(shè)計和驗證通道輸入A0a輸入A1a輸出Y0a輸出Y1a輸出Y2a輸出Y3aVss輸出Y3b輸出Y2a輸出Y1b輸出Y0b輸入Y1b輸入Y0bVdd版圖的設(shè)計和驗證通道輸入A0a輸入A1a輸出Y0a輸出Y1a5第19章集成電路的芯片解剖19.1.174HC193芯片概況19.1.2芯片解剖過程19.1.3電路分析19.1.4邏輯功能的分析19.1.5版圖設(shè)計規(guī)則的分析19.1.6抑制Latch-up效應(yīng)的措施第19章集成電路的芯片解剖19.1.174HC193芯片6煮片煮片7顯色1.拼圖2.標注3.分塊4.功能塊分析5.連接6.提取設(shè)計規(guī)則7.分析閂鎖效應(yīng)措施8.布局布線9.P阱和襯底電位顯色1.拼圖819.1.3電路分析19.1.3電路分析9什么是閂鎖效應(yīng)？閂鎖效應(yīng)是CMOS工藝所特有的寄生效應(yīng)，嚴重會導(dǎo)致電路的失效，甚至燒毀芯片。閂鎖效應(yīng)是由NMOS的有源區(qū)、P襯底、N阱、PMOS的有源區(qū)構(gòu)成的n-p-n-p結(jié)構(gòu)產(chǎn)生的，當(dāng)其中一個三極管正偏時，就會構(gòu)成正反饋形成閂鎖。什么是閂鎖效應(yīng)？閂鎖效應(yīng)是CMOS工藝所特有的寄生效應(yīng)，嚴10版圖抑制閂鎖效應(yīng)的措施合理布置電源接觸孔偽收集區(qū)域采用保護環(huán)阱區(qū)與PMOS距離盡量拉大版圖抑制閂鎖效應(yīng)的措施合理布置電源接觸孔11關(guān)于閂鎖效應(yīng)封裝密度和集成度越來越高,產(chǎn)生Latchup的可能性會越來越大。ESD和相關(guān)的電壓瞬變都會引起閂鎖效應(yīng)（latch-up）。這些結(jié)構(gòu)會導(dǎo)致VDD和VSS線的短路，造成大電流、EOS（電過載）和器件損壞。Latchup產(chǎn)生的過度電流量可能會使芯片產(chǎn)生永久性的破壞,Latchup的防范是ICLayout的最重要措施之一。可以通過提供大量的阱和襯底接觸來避免閂鎖效應(yīng)。閂鎖效應(yīng)在早期的CMOS工藝中很重要。不過，現(xiàn)在已經(jīng)不再是個問題了。在近些年，工藝的改進和設(shè)計的優(yōu)化已經(jīng)消除了閂鎖的危險。關(guān)于閂鎖效應(yīng)12全定制方法（Full-CustomDesignApproach）符號法版圖設(shè)計半定制方法（Semi-CustomDesignApproach）定制法可編程邏輯器件（PLD：ProgrammableLogicDevice）設(shè)計方法

第20章集成電路設(shè)計方法全定制方法（Full-CustomDesignAppro13全定制集成電路（Full-CustomDesignApproach）適用于要求得到最高速度、最低功耗和最小面積的芯片設(shè)計。

即在晶體管的層次上進行每個單元的性能、面積的優(yōu)化設(shè)計，每個晶體管的布局/布線均由人工設(shè)計，并需要人工生成所有層次的掩膜。對每個器件進行優(yōu)化，芯片性能獲得最佳，芯片尺寸最小。20.1全定制方法全定制集成電路（Full-CustomDesignApp14全定制集成電路優(yōu)點：所設(shè)計電路的集成度最高產(chǎn)品批量生產(chǎn)時單片IC價格最低可以用于模擬集成電路的設(shè)計與生產(chǎn)缺點：設(shè)計復(fù)雜度高/設(shè)計周期長費用高應(yīng)用范圍集成度極高且具有規(guī)則結(jié)構(gòu)的IC（如各種類型的存儲器芯片）對性能價格比要求高且產(chǎn)量大的芯片（如CPU、通信IC等）模擬IC/數(shù)?；旌螴C 全定制集成電路15OOOOOOOOOOOOOOOOOOOOOOOOAAAAAAAAAAAANNNNNNNNNNNNPPPPPPPP20.2符號法版圖設(shè)計20.2.1固定柵格式OOOOOOOOOOOOOOOO1620.2符號法版圖設(shè)計20.2.1固定柵格式20.2符號法版圖設(shè)計20.2.1固定柵格式1720.2符號法版圖設(shè)計20.2.1固定柵格式20.2符號法版圖設(shè)計20.2.1固定柵格式18二、半定制方法半定制集成電路（Semi-CustomDesignApproach）

——即設(shè)計者在廠家提供的半成品基礎(chǔ)上繼續(xù)完成最終的設(shè)計，只需要生成諸如金屬布線層等幾個特定層次的掩膜。根據(jù)需求采用不同的半成品類型。二、半定制方法半定制集成電路（Semi-CustomDes19

半定制的設(shè)計方法分為門陣列（GA：GateArray）法和門海（GS：SeaofGates）法兩種：門陣列（GA：GateArray）有通道門陣列：就是在一個芯片上將預(yù)先制造完畢的形狀和尺寸完全相同的邏輯門單元以一定陣列的形式排列在一起，每個單元內(nèi)部含有若干器件，陣列間有規(guī)則布線通道，用以完成門與門之間的連接。未進行連線的半成品硅圓片稱為“母片”20.3半定制方法半定制的設(shè)計方法20.3半定制方法20“母片”的示意圖：“母片”的示意圖：21門海門海（SOC：Sea-of-Gate）無通道門陣列：也是采用母片結(jié)構(gòu)，它可以將沒有利用的邏輯門作為布線區(qū)，而沒有指定固定的布線通道，以此提高布線的布通率并提供更大規(guī)模的集成度。門海設(shè)計技術(shù)是把由一對不共柵的P管和N管組成的基本單元鋪滿整個芯片（除I/O區(qū)外），基本單元之間無氧化隔離區(qū)，布線通道不確定，宏單元連線在無用器件區(qū)上進行。門海門海（SOC：Sea-of-Gate）22門海示意圖

門陣列生產(chǎn)步驟：（1）母片制造（2）用戶連接和金屬布線層制造門海示意圖門陣列生產(chǎn)步驟：（1）母片制造（2）用戶連23門陣列法設(shè)計流程圖

門陣列法設(shè)計流程圖24門陣列方法的設(shè)計特點：

設(shè)計周期短，設(shè)計成本低，適合設(shè)計適當(dāng)規(guī)模、中等性能、要求設(shè)計時間短、數(shù)量相對較少的電路。不足：設(shè)計靈活性較低；門利用率低；芯片面積浪費。門海方法的設(shè)計特點：

門利用率高，集成密度大，布線靈活，保證布線布通率。不足：仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不可用。門陣列方法的設(shè)計特點：25

定制法包括：標準單元（SC：StandardCell）積木塊（BB：BuildingBlockLayout）1）標準單元法

概念：從標準單元庫中調(diào)用事先經(jīng)過精心設(shè)計的邏輯單元，排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來，形成所需的專用電路。

芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線通道區(qū)沒有寬度的限制，利于實現(xiàn)優(yōu)化布線。定制方法定制法包括：定制方法26標準單元標準單元27標準單元法與門陣列法比較SC法設(shè)計流程與GA法相似，但有若干基本的不同點：(1)在門陣列法中邏輯圖是轉(zhuǎn)換成門陣列所具有的單元或宏單元，而標準單元法則轉(zhuǎn)換成標準單元庫中所具有的標準單元。(2)門陣列設(shè)計時首先要選定某一種門復(fù)雜度的基片，因而門陣列的布局和布線是在最大的門數(shù)目、最大的壓焊塊數(shù)目、布線通道的間距都確定的前提下進行的。標準單元法則不同，它的單元數(shù)、壓焊塊數(shù)取決于具體設(shè)計的要求，而且布線通道的間距是可變的，當(dāng)布線發(fā)生困難時，通道間距可以隨時加大，因而布局和布線是在一種不太受約束的條件下進行的。(3)門陣列設(shè)計時只需要定制部分掩膜版，而標準單元設(shè)計后需要定制所有的各層掩膜版。標準單元法與門陣列法比較SC法設(shè)計流程與GA法相似，但有若干28標準單元法與門陣列法相比的優(yōu)點：

(1)芯片面積的利用率比門陣列法要高。芯片中沒有無用的單元，也沒有無用的晶體管。(2)可以保證100％的連續(xù)布通率。(3)單元能根據(jù)設(shè)計要求臨時加以特殊設(shè)計并加入庫內(nèi)，因而可得到較佳的電路性能。(4)可以與全定制設(shè)計法相結(jié)合。在芯片內(nèi)放入經(jīng)編譯得到的宏單元或人工設(shè)計的功能塊。標準單元法與門陣列法相比的優(yōu)點：

(1)芯片面積的利用率比29標準單元法也存在不足：(1)原始投資大：單元庫的開發(fā)需要投入大量的人力物力；當(dāng)工藝變化時，單元的修改工作需要付出相當(dāng)大的代價，因而如何建立一個在比較長的時間內(nèi)能適應(yīng)技術(shù)發(fā)展的單元庫是一個突出問題。(2)成本較高：由于掩膜版需要全部定制，芯片的加工也要經(jīng)過全過程，因而成本較高。只有芯片產(chǎn)量達到某一定額(幾萬至十幾萬)，其成本才可接受。標準單元法也存在不足：(1)原始投資大：單元庫的開發(fā)需要投30

2）積木塊法(BB)又稱通用單元設(shè)計法。與標準單元不同之處是：第一，它既不要求每個單元（或稱積木塊）等高，也不要求等寬。每個單元可根據(jù)最合理的情況單獨進行版圖設(shè)計，因而可獲得最佳性能。設(shè)計好的單元存入庫中備調(diào)用。第二，它沒有統(tǒng)一的布線通道，而是根據(jù)需要加以分配。通用單元法示意圖2）積木塊法(BB)通用單元法示意圖31BB單元：

較大規(guī)模的功能塊（如ROM、RAM、ALU或模擬電路單元等），單元可以用GA、SC、PLD或全定制方法設(shè)計。BB布圖特點：

任意形狀的單元（一般為矩形或“L”型）、任意位置、無布線通道。BB方法特點：

較大的設(shè)計自由度，可以在版圖和性能上得到最佳的優(yōu)化。布圖算法在發(fā)展中，通道不規(guī)則，連線端口在單元四周，位置不規(guī)則。BB單元：3220.4可編程邏輯器件設(shè)計方法

（PLD：ProgrammableLogicDevice

）可編程邏輯器件：

這種器件實際上也是沒有經(jīng)過布線的門陣列電路，其完成的邏輯功能可以由用戶通過對其可編程的邏輯結(jié)構(gòu)單元（CLB）進行編程來實現(xiàn)?？删幊踢壿嬈骷饕蠵AL、CPLD、FPGA等幾種類型，在集成度相等的情況下，其價格昂貴，只適用于產(chǎn)品試制階段或小批量專用產(chǎn)品。20.4可編程邏輯器件設(shè)計方法

（PLD：Progr33可編程邏輯器件設(shè)計方法概念：用戶通過生產(chǎn)商提供的通用器件，自行進行現(xiàn)場編程和制造，或者通過對“與”、“或”矩陣進行掩膜編程，構(gòu)造所需的專用集成電路器件名“與”矩陣“或”矩陣輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可由用戶組態(tài)四種簡單PLD器件的比較可編程邏輯器件設(shè)計方法概念：用戶通過生產(chǎn)商提供的通用器件，34

幾種集成電路類型設(shè)計復(fù)雜度及費用比較

FullCustom，StandardCell，GateArray，ogrammableLogicDevice從上至下單片價格 ：上漲開發(fā)費用 ：下降設(shè)計復(fù)雜度 ：下降

幾種集成電路類型設(shè)計復(fù)雜度及費用比較從上至下35不同產(chǎn)量時成本與設(shè)計方法的關(guān)系不同產(chǎn)量時成本與設(shè)計方法的關(guān)系36集成電路的正向設(shè)計集成電路的逆向設(shè)計集成電路設(shè)計方法學(xué)概述本次課主要內(nèi)容集成電路的正向設(shè)計本次課主要內(nèi)容37第18章集成電路的正向設(shè)計74HC139芯片介紹74HC139電路設(shè)計第18章集成電路的正向設(shè)計74HC139芯片介紹38電路的設(shè)計:Cs支路電路圖電路的設(shè)計:Cs支路電路圖39CMOS反相器傳輸特性CMOS反相器傳輸特性40版圖的設(shè)計和驗證通道輸入A0a輸入A1a輸出Y0a輸出Y1a輸出Y2a輸出Y3aVss輸出Y3b輸出Y2a輸出Y1b輸出Y0b輸入Y1b輸入Y0bVdd版圖的設(shè)計和驗證通道輸入A0a輸入A1a輸出Y0a輸出Y1a41第19章集成電路的芯片解剖19.1.174HC193芯片概況19.1.2芯片解剖過程19.1.3電路分析19.1.4邏輯功能的分析19.1.5版圖設(shè)計規(guī)則的分析19.1.6抑制Latch-up效應(yīng)的措施第19章集成電路的芯片解剖19.1.174HC193芯片42煮片煮片43顯色1.拼圖2.標注3.分塊4.功能塊分析5.連接6.提取設(shè)計規(guī)則7.分析閂鎖效應(yīng)措施8.布局布線9.P阱和襯底電位顯色1.拼圖4419.1.3電路分析19.1.3電路分析45什么是閂鎖效應(yīng)？閂鎖效應(yīng)是CMOS工藝所特有的寄生效應(yīng)，嚴重會導(dǎo)致電路的失效，甚至燒毀芯片。閂鎖效應(yīng)是由NMOS的有源區(qū)、P襯底、N阱、PMOS的有源區(qū)構(gòu)成的n-p-n-p結(jié)構(gòu)產(chǎn)生的，當(dāng)其中一個三極管正偏時，就會構(gòu)成正反饋形成閂鎖。什么是閂鎖效應(yīng)？閂鎖效應(yīng)是CMOS工藝所特有的寄生效應(yīng)，嚴46版圖抑制閂鎖效應(yīng)的措施合理布置電源接觸孔偽收集區(qū)域采用保護環(huán)阱區(qū)與PMOS距離盡量拉大版圖抑制閂鎖效應(yīng)的措施合理布置電源接觸孔47關(guān)于閂鎖效應(yīng)封裝密度和集成度越來越高,產(chǎn)生Latchup的可能性會越來越大。ESD和相關(guān)的電壓瞬變都會引起閂鎖效應(yīng)（latch-up）。這些結(jié)構(gòu)會導(dǎo)致VDD和VSS線的短路，造成大電流、EOS（電過載）和器件損壞。Latchup產(chǎn)生的過度電流量可能會使芯片產(chǎn)生永久性的破壞,Latchup的防范是ICLayout的最重要措施之一?？梢酝ㄟ^提供大量的阱和襯底接觸來避免閂鎖效應(yīng)。閂鎖效應(yīng)在早期的CMOS工藝中很重要。不過，現(xiàn)在已經(jīng)不再是個問題了。在近些年，工藝的改進和設(shè)計的優(yōu)化已經(jīng)消除了閂鎖的危險。關(guān)于閂鎖效應(yīng)48全定制方法（Full-CustomDesignApproach）符號法版圖設(shè)計半定制方法（Semi-CustomDesignApproach）定制法可編程邏輯器件（PLD：ProgrammableLogicDevice）設(shè)計方法

第20章集成電路設(shè)計方法全定制方法（Full-CustomDesignAppro49全定制集成電路（Full-CustomDesignApproach）適用于要求得到最高速度、最低功耗和最小面積的芯片設(shè)計。

即在晶體管的層次上進行每個單元的性能、面積的優(yōu)化設(shè)計，每個晶體管的布局/布線均由人工設(shè)計，并需要人工生成所有層次的掩膜。對每個器件進行優(yōu)化，芯片性能獲得最佳，芯片尺寸最小。20.1全定制方法全定制集成電路（Full-CustomDesignApp50全定制集成電路優(yōu)點：所設(shè)計電路的集成度最高產(chǎn)品批量生產(chǎn)時單片IC價格最低可以用于模擬集成電路的設(shè)計與生產(chǎn)缺點：設(shè)計復(fù)雜度高/設(shè)計周期長費用高應(yīng)用范圍集成度極高且具有規(guī)則結(jié)構(gòu)的IC（如各種類型的存儲器芯片）對性能價格比要求高且產(chǎn)量大的芯片（如CPU、通信IC等）模擬IC/數(shù)?；旌螴C 全定制集成電路51OOOOOOOOOOOOOOOOOOOOOOOOAAAAAAAAAAAANNNNNNNNNNNNPPPPPPPP20.2符號法版圖設(shè)計20.2.1固定柵格式OOOOOOOOOOOOOOOO5220.2符號法版圖設(shè)計20.2.1固定柵格式20.2符號法版圖設(shè)計20.2.1固定柵格式5320.2符號法版圖設(shè)計20.2.1固定柵格式20.2符號法版圖設(shè)計20.2.1固定柵格式54二、半定制方法半定制集成電路（Semi-CustomDesignApproach）

——即設(shè)計者在廠家提供的半成品基礎(chǔ)上繼續(xù)完成最終的設(shè)計，只需要生成諸如金屬布線層等幾個特定層次的掩膜。根據(jù)需求采用不同的半成品類型。二、半定制方法半定制集成電路（Semi-CustomDes55

半定制的設(shè)計方法分為門陣列（GA：GateArray）法和門海（GS：SeaofGates）法兩種：門陣列（GA：GateArray）有通道門陣列：就是在一個芯片上將預(yù)先制造完畢的形狀和尺寸完全相同的邏輯門單元以一定陣列的形式排列在一起，每個單元內(nèi)部含有若干器件，陣列間有規(guī)則布線通道，用以完成門與門之間的連接。未進行連線的半成品硅圓片稱為“母片”20.3半定制方法半定制的設(shè)計方法20.3半定制方法56“母片”的示意圖：“母片”的示意圖：57門海門海（SOC：Sea-of-Gate）無通道門陣列：也是采用母片結(jié)構(gòu)，它可以將沒有利用的邏輯門作為布線區(qū)，而沒有指定固定的布線通道，以此提高布線的布通率并提供更大規(guī)模的集成度。門海設(shè)計技術(shù)是把由一對不共柵的P管和N管組成的基本單元鋪滿整個芯片（除I/O區(qū)外），基本單元之間無氧化隔離區(qū)，布線通道不確定，宏單元連線在無用器件區(qū)上進行。門海門海（SOC：Sea-of-Gate）58門海示意圖

門陣列生產(chǎn)步驟：（1）母片制造（2）用戶連接和金屬布線層制造門海示意圖門陣列生產(chǎn)步驟：（1）母片制造（2）用戶連59門陣列法設(shè)計流程圖

門陣列法設(shè)計流程圖60門陣列方法的設(shè)計特點：

設(shè)計周期短，設(shè)計成本低，適合設(shè)計適當(dāng)規(guī)模、中等性能、要求設(shè)計時間短、數(shù)量相對較少的電路。不足：設(shè)計靈活性較低；門利用率低；芯片面積浪費。門海方法的設(shè)計特點：

門利用率高，集成密度大，布線靈活，保證布線布通率。不足：仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不可用。門陣列方法的設(shè)計特點：61

定制法包括：標準單元（SC：StandardCell）積木塊（BB：BuildingBlockLayout）1）標準單元法

概念：從標準單元庫中調(diào)用事先經(jīng)過精心設(shè)計的邏輯單元，排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來，形成所需的專用電路。

芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線通道區(qū)沒有寬度的限制，利于實現(xiàn)優(yōu)化布線。定制方法定制法包括：定制方法62標準單元標準單元63標準單元法與門陣列法比較SC法設(shè)計流程與GA法相似，但有若干基本的不同點：(1)在門陣列法中邏輯圖是轉(zhuǎn)換成門陣列所具有的單元或宏單元，而標準單元法則轉(zhuǎn)換成標準單元庫中所具有的標準單元。(2)門陣列設(shè)計時首先要選定某一種門復(fù)雜度的基片，因而門陣列的布局和布線是在最大的門數(shù)目、最大的壓焊塊數(shù)目、布線通道的間距都確定的前提下進行的。標準單元法則不同，它的單元數(shù)、壓焊塊數(shù)取決于具體設(shè)計的要求，而且布線通道的間距是可變的，當(dāng)布線發(fā)生困難時，通道間距可以隨時加大，因而布局和布線是在一種不太受約束的條件下進行的。(3)門陣列設(shè)計時只需要定制部分掩膜版，而標準單元設(shè)計后需要定制所有的各層掩膜版。標準單元法與門陣列法比較SC法設(shè)計流程與GA法相似，但有若干64標準單元法與門陣列法相比的優(yōu)點：

(1)芯片面積的利用率比門陣列法要高。芯片中沒有無用的單元，也沒有無用的晶體管。(2)可以保證100％的連續(xù)布通率。(3)單元能根據(jù)設(shè)計要求臨時加以特殊設(shè)計并加入庫內(nèi)，因而可得到較佳的電路性能。(4)可以與全定制設(shè)計法相結(jié)合。在芯片內(nèi)放入經(jīng)編譯得到的宏單元或人工設(shè)計的功能塊。標準單元法與門陣列法相比的優(yōu)點：

(1)芯片面積的利用率比65標準單元法也存在不足：(1)原始投資大：單元庫的開發(fā)需要投入大量的人力物力；當(dāng)工藝變化時，單元的修改工作需要付出相當(dāng)大的代價，因而如何建立一個在比較長的時間內(nèi)能適應(yīng)技術(shù)發(fā)展的單元庫是一個突出問題。(2)成本較高：由于掩膜版需要全部定制，芯片的加工也要經(jīng)過全過程，因而成本較高。只有芯片產(chǎn)量達到某一定額(幾萬至十幾萬)，其成本才可接受。標準單元法也存在不足：(1)原始投資大：單元庫的開發(fā)需要投66

2）積木塊法(BB)又稱通用單元設(shè)計法。與標