IRIG-B碼的產(chǎn)生與解調(diào)系統(tǒng)設(shè)計與實現(xiàn)-圖文

萬方數(shù)據(jù)萬方數(shù)據(jù)己口l口年5月第己9暮第5期黝戮搦黝㈤黝㈣㈣㈤㈥疆囊√’、研究與開發(fā)有8位為輔助位,天、時、分、秒分別為10位、6位、7位、7位,通過ISA總線送人微機(jī)內(nèi)存,進(jìn)行系統(tǒng)的校時同步。2.2可編程邏輯器件選擇可編程邏輯器件(PLD是近年來隨著微電子技術(shù)的高速發(fā)展而出現(xiàn)的一種新型器件,它一改采用傳統(tǒng)中、小規(guī)模集成電路來設(shè)計數(shù)字系統(tǒng)所同有的芯片種類多、體積大、設(shè)計周期長、費用高的缺點,消除了印刷電路板(PCB上元件之間連線交叉、重疊,工藝要求高。分布電容大而使系統(tǒng)可靠性下降的缺陷,從而使設(shè)計者可以隨心所欲地用PI。D完成各種規(guī)模系統(tǒng)的設(shè)計,準(zhǔn)確實現(xiàn)系統(tǒng)各項功能的要求,因而在各種數(shù)字系統(tǒng)中得到廣泛應(yīng)用。Ahera公司的FPGA(fieldprogrammedgatearray器件具有良好的性能、極高的密度和非常大的靈活性,它通過高集成度、多I/0口及最快的速度為用戶的各種需求提供有效的解決方案,極大地滿足了對“在一個編程芯片集成系統(tǒng)(SOPC”日益增長的需要[‘]。基于此,本設(shè)計采用Altera公司Cyclone系列的EPlC6Q240C8N芯片,它具有5980個邏輯單元,90kb的內(nèi)部存儲,2個內(nèi)部鎖相環(huán)(PLL,240個管腳,可以很好地滿足本設(shè)計需求。3硬件程序設(shè)計根據(jù)系統(tǒng)設(shè)計方案,IRIG-B碼的產(chǎn)生與解調(diào)系統(tǒng)除了要完成IRIG-B碼的產(chǎn)生與解調(diào)之外,還要完成ISA總線控制和輸入/輸出控制等功能。3.1IRl昏B碼的產(chǎn)生由B碼的特點可知,B碼產(chǎn)生的正確與否,關(guān)鍵是在于能否產(chǎn)生包含各種信息的2進(jìn)制編碼:在一幀的適當(dāng)位置插入時間碼、幀同步碼和幀標(biāo)志碼,并實現(xiàn)并串轉(zhuǎn)換。分析B碼信號的特點,設(shè)計B碼產(chǎn)生的原理如圖3所示。圖3B碼產(chǎn)生的原理框圖圖3中,為了產(chǎn)生BCD格式的時間碼,時間碼產(chǎn)生模塊設(shè)計采用9個計數(shù)器,分別產(chǎn)生BCD格式的秒個位(4位、秒十位(3位、分個位(4位、分十位(3位、時個位(4位、時十位(2位、天個位(4位、天十位(4位、天百位(2位共30位碼元。30位碼元以BCD碼的格式送給B格式碼產(chǎn)生模塊,該模塊根據(jù)B碼信號的特點,將一個時幀周期1秒分為10個功能塊,每個功能塊中包含10個碼元,在前5個功能塊中,將BCD碼從個位到十位,從低到高依次排出,且在個位與十位之間添加一個索引標(biāo)志(當(dāng)“o”處理。另外,在每一秒幀的開始都有一個參考碼元,作為一幀開始的識別標(biāo)志;每一個功能模塊末尾都有一個位置標(biāo)志。信息添加過的并行數(shù)據(jù)碼元經(jīng)過緩存后送入并串轉(zhuǎn)換電路,將并行碼串行輸出給脈寬發(fā)生模塊,由脈寬發(fā)生模塊根據(jù)不同的串行碼產(chǎn)生出B碼所需的3種脈沖形式(2ms、5ms和8ms脈沖,經(jīng)過輸出緩存控制模塊,送出B碼信號。送出的B碼信號波形如圖4所示。圖4B碼產(chǎn)生模塊送出的B碼信號波形圖3.2IRIG-B碼的解調(diào)由于B碼信號是以脈沖的時間寬度來代表2進(jìn)制‘0’、‘1’和標(biāo)志位的,所以無論采取何種技術(shù)體制,其關(guān)鍵點都在于碼元時寬的正確識別。最直接的想法就是用計數(shù)器對輸入信號的脈寬進(jìn)行記數(shù),當(dāng)滿足一定的計數(shù)值時,輸出‘0’、‘1’和標(biāo)志位信號?；谝韵聨c考慮。本系統(tǒng)采用1MHz的計數(shù)時鐘‘“:(1計數(shù)時鐘頻率過高,勢必引入更多噪聲,造成系統(tǒng)精度下降,甚至?xí)绊懻５倪壿嬇袆e;而且也會消耗更多的芯片資源;(2考慮到B碼信號的精度,如果時鐘信號頻率過低(1kHz,則在對脈寬進(jìn)行計數(shù)的時候,由于計數(shù)值比較小(10以內(nèi),不同脈寬信號的計數(shù)值相差也很小,所以在用計數(shù)值進(jìn)行正常的邏輯判斷的時候,很容易受到外部噪聲的影響,造成誤判;(3采用1MHz時鐘對信號脈寬計數(shù),8ms、5ms、2ms時寬信號的計數(shù)值分別為8000、5000、2000,計數(shù)值相對來說不是很大,節(jié)省了很多片上資源,提高了芯片的利用效率,而且3個計數(shù)值相差也很大,即使受到外部干擾的影響,也很難出現(xiàn)計數(shù)區(qū)間重疊的現(xiàn)象,大大降低了邏輯誤判的概率。由前面對B碼信號的介紹可知,2個連續(xù)的8ms時寬脈沖才表示一幀的開始,因此,必須首先檢測到一幀信號的幀頭,才能按照預(yù)定格式正確地解調(diào)出秒、分、時、天中國科技核心期刊一49—萬方數(shù)據(jù)信息,所以,解調(diào)程序必須自上而下分成2個模塊來完成,原理如圖5所示。圖5B碼解調(diào)原理示意圖為驗證解調(diào)程序的正確可行,外接IRIGB碼信號源,使用Altera公司的QuartuslI軟件中的SignalTapII觀察輸出結(jié)果如圖6所示。由圖可見,程序能夠準(zhǔn)確地解調(diào)出輸入的串行時聞碼,并將其轉(zhuǎn)換為并行的8421碼形式輸出,滿足設(shè)計要求。圖6SignalTap11中的解碼結(jié)果3.3其他功能實現(xiàn)在完成了1R1GB信號的產(chǎn)生與解調(diào)設(shè)計之后,其他的工作主要還有2項;(1IRIG-B信號的輸入/輸出控制:其一,使系統(tǒng)產(chǎn)生的B碼信號能夠正確的輸出;其二,正確引入外部B碼信號,供系統(tǒng)解調(diào)使用。如2.1節(jié)所述,IRIDB碼的傳輸一般采用RS422電平,因此,在將信號輸出電路板或接入FPGA之前,選用專門的電平轉(zhuǎn)換芯片完成RS422和TTL之間的電平轉(zhuǎn)換。另外,由于外部系統(tǒng)工作需要,B碼輸出受微機(jī)控制,在正常輸出狀態(tài)和高阻狀態(tài)之間切換。(2ISA總線控制:建立與微機(jī)的數(shù)據(jù)鏈路,使系統(tǒng)能夠正確接收到微機(jī)發(fā)送的控制命令和配置數(shù)據(jù),并將B碼解調(diào)結(jié)果實時的送給微機(jī),供系統(tǒng)校時使用。ISA總線控制比較簡單,主要包括地址譯碼、讀寫時序控制等操作,按照總線協(xié)議編寫適當(dāng)?shù)目刂茣r序即可。一50一己口I口年5月第己g卷第5期—_隧4應(yīng)用軟件設(shè)計應(yīng)用軟件是整個系統(tǒng)的控制核心,主要完成IRIpB信號產(chǎn)生時的時間信息設(shè)置和IRIG-B碼解調(diào)時的時間讀取和顯示。軟件設(shè)計為工作于MicrosoftWindows2000/XP操作系統(tǒng)的獨立應(yīng)用程序,具有靈活的操作方式和友好的人機(jī)界面。根據(jù)系統(tǒng)軟硬件功能的分配,將系統(tǒng)軟件進(jìn)一步劃分成驅(qū)動程序、實時讀、實時寫、實時處理4個功能模塊,在系統(tǒng)總控軟件的集成和調(diào)度下完成整個系統(tǒng)的功能。系統(tǒng)軟件的組成如圖7所示。圖7系統(tǒng)軟件組成(1驅(qū)動程序Windows操作系統(tǒng)為了安全的目的,將絕大部分需要與硬件直接打交道的人口保護(hù)起來,運行在ring3層的用戶應(yīng)用程序無法直接訪問硬件,特別是不能提供中斷服務(wù),必須通過運行于ring0層的設(shè)備驅(qū)動程序訪問硬件哺]。系統(tǒng)驅(qū)動程序模塊的功能是實現(xiàn)對B碼產(chǎn)生模塊的計時初始值的實時設(shè)置和B碼解調(diào)模塊解調(diào)數(shù)據(jù)的實時讀取,供運行在rin93層的計算機(jī)軟件進(jìn)行時間顯示和系統(tǒng)校時使用。系統(tǒng)使用WinDriver作為驅(qū)動程序的開發(fā)工具。WinDriver是一種非常方便的用于開發(fā)驅(qū)動程序的工具,開發(fā)人員根本不需要熟悉操作系統(tǒng)的內(nèi)核知識,整個驅(qū)動程序中的所有函數(shù)都是T作在用戶態(tài)的,通過與WinDriver的.vxd和.sys文件交互來達(dá)到驅(qū)動硬件的目的。(2實時讀實時讀模塊的功能主要分2部分:一是通過ISA總線實時讀取外部輸入的B碼信號通過FPGA解調(diào)模塊輸出的解調(diào)時問信息,供后續(xù)微機(jī)顯示和校時使用;二是實時讀取硬件設(shè)備狀態(tài)參數(shù),監(jiān)測硬件運行情況。(3實時寫實時寫模塊的功能主要分2部分:一是將用戶設(shè)置的時間初始值通過ISA總線送給FPGA的B碼產(chǎn)生模塊,供該模塊以此為計時基準(zhǔn),產(chǎn)生所需時間段B碼信號;二是向硬件設(shè)備發(fā)送微機(jī)命令,如內(nèi)外B碼源選擇,內(nèi)外時鐘選擇等。(4實時處理實時處理模塊包括實時顯示和實時系統(tǒng)校時2個小模塊,其主要功能是將實時讀模塊得到的數(shù)據(jù)及時地顯示中國科技核心期刊萬方數(shù)據(jù)20I口年5月…第己g暮第弓期翻嘲嘲繅黝黝黝黝燃黝燃徽黼警j;∥_研究與開發(fā)出來,供用戶查看和系統(tǒng)校時。系統(tǒng)設(shè)計的應(yīng)用軟件界面如圖8所示。其中電壓監(jiān)●測部分對硬件電路板上各個電壓進(jìn)行實時監(jiān)測,掌握硬件設(shè)備運行情況。5功能驗證圖8系統(tǒng)應(yīng)用軟件運行界面為了驗證系統(tǒng)設(shè)計的正確性,在確保3.2節(jié)設(shè)計的B碼解調(diào)程序正確的情況下,將B碼產(chǎn)生模塊輸出的B碼信號直接轉(zhuǎn)接入FPGA的B碼解調(diào)模塊的輸入端口。通過SignalTapII觀察輸出結(jié)果如圖9所示。璺n刪w【嘲竹碗C咄:O拍1’∞n磬m蜘鉑附血f嚼暗鹿.岫‘F蕾、b嘲嘲-B-嘲Jl:硒jm螄【atni螄.Bm出ⅨⅫ恤啦n‰I搬尋%.B憎毋嘛趣且舉可3瓢玉兩B.B』蝴翱q.瞳撕丑翻。J脯翻峨J■鰳圖9SignalTapII功能驗證輸出結(jié)果圖從圖中可以看出,B碼解調(diào)模塊可以正常解調(diào)B碼產(chǎn)生模塊輸出的B碼信號。6結(jié)束語本系統(tǒng)采用邏輯電路來實現(xiàn)IRIG-B碼的產(chǎn)生及解調(diào),以FPGA器件完成所有邏輯電路的功能,將全部數(shù)字控制電路集成在一個芯片中,滿足體積較小和柔性控制的要求,具有使用方便,操作靈活的特點,方便了設(shè)備檢修和系統(tǒng)調(diào)試。經(jīng)過實驗驗證可知,由B碼碼源輸出的串行時間碼,通過標(biāo)準(zhǔn)的B碼解調(diào)器的解調(diào)能夠得到正確的時間信息和其他控制信息,而且時間初始值能夠通過應(yīng)用軟件隨意設(shè)置;由標(biāo)準(zhǔn)B碼碼源輸入的B碼信號,能夠通過B碼解調(diào)模塊得出正確的時間碼,并且可以通過應(yīng)用軟件實時校正系統(tǒng)時間和實時顯示,滿足設(shè)計需求。隨著航天技術(shù)的進(jìn)步。航天測控設(shè)備也不斷發(fā)展,測控設(shè)備的可靠性和小型化是必然的趨勢。CPLD或FP-GA等超大規(guī)模可編程集成電路在這方面能發(fā)揮較好的作用,其應(yīng)用可使測控設(shè)備結(jié)構(gòu)更加簡單緊湊,性能更加可靠。隨著軟件無線電技術(shù)在航天測控設(shè)備中的應(yīng)用,超大規(guī)模可編程集成電路將發(fā)揮更大作用[7]。中國科技核心期刊參考文獻(xiàn)張向榮.IRIG-B格式時間碼解碼接口卡電路設(shè)計口].單片機(jī)與嵌入式系統(tǒng)應(yīng)用,2001(9:31-33,36.郭東文,李秋娜.基于CPLD的IRIG-B碼源的實現(xiàn)[J].遙測遙控,2002(6:21—24.孟敏.基于CPLD的IRIG-B碼解碼器的設(shè)計[J].電子技術(shù),2002(12:42-44.Clive“Max”Maxfield.FPGA設(shè)計指南[M].北京:人民郵電出版社,2000.劉明波,侯孝民.基于CPLD的IRIG-B碼解碼器設(shè)計與實現(xiàn)[J].國外電子測量技術(shù),2008,31(5:48—50,59.邢志剛,翁茂平.Windows2000驅(qū)動程序開發(fā)口].微型電腦應(yīng)用,2001,17(3:62—63,54.孟敏.基于CPLD的IRIG-B碼解碼器的設(shè)計[J].電子技術(shù),2002(12:44—46.一51一]]]]]]]I=l凹口I!I瞄口口萬方數(shù)據(jù)IRIG-B碼的產(chǎn)生與解調(diào)系統(tǒng)設(shè)計與實現(xiàn)作者：作者單位：刊名：英文刊名：年，卷(期：被引用次數(shù)：劉明波，耿文建，華安，劉艷，LiuMingbo，GengWenjian，HuaAn，LiuYan劉明波,耿文建,華安,LiuMingbo,GengWenjian,HuaAn(中國衛(wèi)星海上測控部,無錫,214431，劉艷,LiuYan(西北師范大學(xué)教育技術(shù)與傳播學(xué)院,蘭州,730000國外電子測量技術(shù)FOREIGNELECTRONICMEASUREMENTTECHNOLOGY2010，29(50次參考文獻(xiàn)(7條1.張向榮IRIG-B格式時間碼解碼接口卡電路設(shè)計2001(92.郭東文.李秋娜基于CPLD的IRIG-B碼源的實現(xiàn)2002(63.孟敏基于CPLD的IRIG-B碼解碼器的設(shè)計2002(124.Clive"Max"MaxfieldFPGA設(shè)計指南20005.劉明波.侯孝民基于CPLD的IRIG-B碼解碼器設(shè)計與實現(xiàn)2008(56.邢志剛.翁茂平Windows2000驅(qū)動程序開發(fā)2001(37.孟敏基于CPLD的IRIG-B碼解碼器的設(shè)計2002(12相似文獻(xiàn)(10條1.期刊論文雒俊鵬.LUOJun-peng基于FPGA的IRIG-B(DC碼產(chǎn)生電路設(shè)計-電子設(shè)計工程2010,18(5提出了一種IRIG-B(DC碼產(chǎn)生電路的設(shè)計方法.采用Altera公司低功耗CycloneFPGA系列中的EP1C6T144、8段數(shù)碼管、晶體振蕩器和MAX3232E等器件構(gòu)成硬件電路、使用VHDL語言設(shè)計IRIG-B直流時間碼的軟件.為了設(shè)置和觀察,使用8段數(shù)碼管、撥碼開關(guān)和按鍵來顯示、修改和設(shè)置天、時、分、秒等時間信息.仿真和試驗結(jié)果表明,該設(shè)計可以產(chǎn)生標(biāo)準(zhǔn)的IRIG-B(DC碼時間脈沖序列.2.期刊論文陳曦.劉方.CHENXi.LIUFang基于FPGA的IRIG-B(DC碼的解碼方案-儀器儀表用戶2009,16(3IRIG-B碼是國際上通用的時間碼格式.傳統(tǒng)的利用單片機(jī)對其進(jìn)行解碼,但是這樣電路復(fù)雜而且難以維護(hù)升級.因此本文基于FPGA提出一種利用VHDL語言實現(xiàn)IRIG-B碼的解碼的實現(xiàn)方案.3.學(xué)位論文王茂凌基于FPGA的IRIG-B碼調(diào)制解調(diào)方法2005本論文研究的主要內(nèi)容是時間服務(wù)器中的IRIG-B時間碼的輸入輸出接口.通過分析IRIG-B標(biāo)準(zhǔn)，使用FPGA設(shè)計IRIG-B碼交流碼的調(diào)制解調(diào)方法。論文中的關(guān)鍵方法是CORDIC算法的改進(jìn)算法(簡稱M-CORDIC算法。CORDIC算法最早由J.E.Volder提出，后來J.S.Walther提出擴(kuò)展算法。本論文中提出了便于FPGA實現(xiàn)的M-CORDIC算法，同J.S.Walther的擴(kuò)展算法相對比，在FPGA芯片中實現(xiàn)時的最大工作頻率提高10％、占用資源減少20％。論文中使用M-CORDIC算法，設(shè)計了基于FPGA的IRIG-B碼交流碼的調(diào)制解調(diào)方法。該方法采用VHDL語言設(shè)計，并且采用MODELSIM軟件針對Xilinx公司SpartanIIE系列的xc2s400e芯片進(jìn)行了布局布線后仿真。綜合、仿真的結(jié)果可知，該設(shè)計的最大工作頻率為89.1MHz。4.期刊論文王茂凌.WANGMao-ling基于FPGA的IRIG-B(DC碼解碼-現(xiàn)代有線傳輸2005(4IRIG-B(DC時間碼(簡稱B碼是國際通用時間格式碼,廣泛應(yīng)用于各種系統(tǒng)的時間同步.本文給出了基于FPGA的IRIG-B(DC標(biāo)準(zhǔn)時間碼解碼設(shè)計.詳細(xì)介紹了IRIG-B碼及其解碼原理,以及采用FPGA實現(xiàn)解碼的方法.5.期刊論文佟剛.曹永剛.陳濤.TONGGang.CAOYonggang.CHENTao基于MSP430+FPGA的IRIG-B碼時統(tǒng)設(shè)計-電光與控制2009,16(5MSP430系列單片機(jī)是集成度高、超低功耗的16位單片機(jī).Cyclone系列芯片是Altera公司推出的低價格、RAM可達(dá)288kb的高容量的FPGA.IRIG-B碼廣泛應(yīng)用于靶場時間信息的傳遞和各系統(tǒng)的時間同步.詳細(xì)介紹了IRIG-B碼解碼電路和調(diào)制電路的硬件設(shè)計.MSP430的軟件采用C語言編寫,使程序有很強的可移植性.6.期刊論文熊立智.唐普英.XIONGLi-zhi.TANGPu-ying基于FPGA的IRIG-B解碼電路設(shè)計與實現(xiàn)-通信技術(shù)2010,43(8在航天電子設(shè)備中,需要為電子設(shè)備提供統(tǒng)一的時間信息,以便對設(shè)備信息進(jìn)行時間校正.因此需要研制高精度的時間解碼裝置,為電子裝備試驗提供精確的統(tǒng)一時間基準(zhǔn).提出了一種IRIG-B的AC碼解調(diào)出DC碼的方法,然后從Dc碼中解碼出時、分,秒信息.整個解碼過程用FPGA及其外圍電路實現(xiàn).與以往的各種方法相比,該解碼方法具有靈活性、開放性、簡單實用、體積小、功耗低的優(yōu)點,同時提高了同步精度,具有較強的抗干擾性.該設(shè)計方案在以Altera的EP3C5F25617為核心器件的硬件平臺上得到驗證.7.期刊論文張斌.張東來.王超.ZHANGBin.ZHANGDong-lai.WANGChao基于FPGA的IRIG-B(DC碼同步解碼設(shè)計測控技術(shù)2008,27(2介紹了IRIG-B碼的原理,提出了一種基于FPGA平臺的IRIG-B碼同步解碼方案,并成功實現(xiàn),給出了實驗結(jié)果.重點說明了B碼解碼過程中信號監(jiān)測和晶振誤差補償?shù)脑?以及該原理在FPGA的程序流程.8.期刊論文魏穎.黃軍娜.姬琪.沈湘衡.WEIYing.HUANGJun-na.JIQi.SHENXiang-heng基于FPGA的時統(tǒng)設(shè)備的IRIG-B時間碼設(shè)計-北華大學(xué)學(xué)報（自然科學(xué)版）2006,7(6提出了一種以FPGA為核心,外圍控制電路與D/A轉(zhuǎn)換電路相結(jié)合的方法實現(xiàn)的IRIG-BDC碼和AC碼元的設(shè)計,重點分析了FPGA內(nèi)部模塊的具體實現(xiàn)過程.該設(shè)計既能檢測時統(tǒng)設(shè)備輸入端口是否工作正常,同時也能檢測時統(tǒng)內(nèi)部守時功能和交