存儲周期課件

第4章主存儲器4.1主存儲器概述4.2讀/寫存儲器4.3非易失性存儲器4.4DRAM的研制與發(fā)展4.5半導體存儲器的組成與控制4.6多體交叉存儲器第4章主存儲器4.1主存儲器概述1本章重難點1、主存的地位，操作（與CPU的連接）2、RAM存儲單元的工作原理3、存儲芯片的內部組成、外部特征4、半導體存儲器的組成本章重難點1、主存的地位，操作（與CPU的連接）2以存儲器為中心的雙總線結構CPUM接口接口I／OI／O系統(tǒng)總線存儲總線CPU2以存儲器為中心的雙總線結構CPUM接口接口I／OI／O系統(tǒng)總34.1主存儲器概述一、主存儲器處于全機中心地位現代計算機中主存處于全機中心地位的原因是：

(1)當前計算機正在執(zhí)行的程序和數據(除了暫存于CPU寄存器以外的所有原始數據、中間結果和最后結果)均存放在存儲器中。CPU直接從存儲器取指令或存取數據。

4.1主存儲器概述一、主存儲器處于全機中心地位4(2)計算機系統(tǒng)中輸入輸出設備數量增多，數據傳送速度加快，因此采用了直接存儲器存取(DMA)技術和輸入輸出通道技術，在存儲器與輸入輸出系統(tǒng)之間直接傳送數據。(3)共享存儲器的多處理機的出現，利用存儲器存放共享數據，并實現處理機之間的通信，更加強了存儲器作為全機中心的作用。

(2)計算機系統(tǒng)中輸入輸出設備數量增多，數據傳送速度加快，因5

現在大部分計算機中還設置有輔助存儲器(簡稱輔存)或外存儲器(簡稱外存)，通常用來存放主存的副本和當前不在運行的程序和數據。在程序執(zhí)行過程中，每條指令所需的數據及取下一條指令的操作都不能直接訪問輔助存儲器。

由于中央處理器是高速器件，而主存的讀寫速度則慢得多，不少指令的執(zhí)行速度與主存儲器技術的發(fā)展密切相關。現在大部分計算機中還設置有輔助存儲器(簡稱輔存)或外6二、主存儲器分類存儲器的器件和介質的要求:(1)有兩個穩(wěn)定的物理狀態(tài)；(2)滿足一些技術上的要求；便于與電信號轉換，便于讀寫、速度高、容量大和可靠性高等。(3)價格。目前的計算機都使用半導體存儲器。二、主存儲器分類存儲器的器件和介質的要求:7主存儲器的類型：

(1)隨機存儲器(簡稱RAM)隨機存儲器(又稱讀寫存儲器)指通過指令可以隨機地、個別地對各個存儲單元進行訪問，一般訪問所需時間基本固定，而與存儲單元地址無關。

(2)只讀存儲器(簡稱ROM)只讀存儲器是一種對其內容只能讀不能寫入的存儲器，在制造芯片時預先寫入內容。它通常用來存放固定不變的程序、漢字宇型庫、字符及圖形符號等。由于它和讀寫存儲器分享主存儲器的同一個地址空間，故仍屬于主存儲器的一部分。主存儲器的類型：8(3)可編程序的只讀存儲器(簡稱PROM)一次性寫入的存儲器，寫入后，只能讀出其內容，而不能再進行修改。(4)可擦除可編程序只讀存儲器(簡稱EPROM)可用紫外線擦除其內容的PROM，擦除后可再次寫入。(5)可用電擦除的可編程只讀存儲器(簡稱E2PROM)

可用電改寫其內容的存儲器，近年來發(fā)展起來的快擦型存儲器(flashmemory)具有E2PROM的特點。

(3)可編程序的只讀存儲器(簡稱PROM)9

“非易失性存儲器”---即使停電，仍能保持其內容,如:ROM,

PROM,EPROM,E2PROM“易失性存儲器”

---停電后，其內容要丟失.如:RAM“非易失性存儲器”---即使停電，仍能保持其內容,如:R10三、主存儲器的主要技術指標

主存儲器的主要性能指標為主存容量、存儲器存取時間和存儲周期時間。

三、主存儲器的主要技術指標主存儲器的主要性能指11存儲字:計算機可尋址的最小信息單位.字長:一個存儲字所包括的二進制位數。訪問存儲器單位:

字可尋址,字節(jié)可尋址.主存儲器的容量:以字或字節(jié)為單位來表示主存儲器存儲單元的總數.格式:字長*字數(位/字節(jié)).例:1K*4(位)地址二進制位數=Log2字數=log21K=10

數據二進制位數=字長=4存儲字:計算機可尋址的最小信息單位.12

存取時間(memoryaccesstime)又稱存儲器訪問時間，是指從啟動一次存儲器操作到完成該操作所經歷的時間。

存儲周期(memorycycletime)指連續(xù)啟動兩次獨立的存儲器操作(例如連續(xù)兩次讀操作)所需間隔的最小時間。通常，存儲周期略大于存取時間，其差別與主存儲器的物理實現細節(jié)有關。存取時間(memoryaccesstime)又稱存13四、主存儲器的基本操作

主存儲器用來暫時存儲CPU正在使用的指令和數據，它和CPU的關系最為密切。主存儲器和CPU的連接由總線支持連接形式如圖。

四、主存儲器的基本操作主存儲器用來暫時存儲CPU正14CPU與主存之間采取異步工作方式，以ready信號表示一次訪存操作的結束。CPU與主存之間采取異步工作方式，以ready信號表示一次訪154.2讀/寫存儲器(即隨機存儲(RAM))半導體存儲器工藝雙極型MOS型TTL型ECL型速度很快、功耗大、容量小電路結構PMOSNMOSCMOS功耗小、容量大工作方式靜態(tài)MOS動態(tài)MOS存儲信息原理靜態(tài)存儲器SRAM動態(tài)存儲器DRAM（雙極型、靜態(tài)MOS型）：依靠雙穩(wěn)態(tài)電路內部交叉反饋的機制存儲信息。（動態(tài)MOS型）：依靠電容存儲電荷的原理存儲信息。功耗較大,速度快,作Cache。功耗較小,容量大,速度較快,作主存。（靜態(tài)MOS除外）4.2讀/寫存儲器(即隨機存儲(RAM))半導體存儲器工藝16一、靜態(tài)MOS存儲單元與存儲芯片1.六管單元（1）組成T1、T3：MOS反相器Vcc觸發(fā)器T3T1T4T2T2、T4：MOS反相器T5T6T5、T6：控制門管ZZ：字線，選擇存儲單元位線，完成讀/寫操作WWW、W：（2）定義“1”：T1導通，T2截止；“0”：T1截止，T2導通。一、靜態(tài)MOS存儲單元與存儲芯片1.六管單元（1）組成T117（3）工作T5、T6Z：加高電平，（4）保持只要電源正常，保證向導通管提供電流，便能維持一管導通，另一管截止的狀態(tài)不變，∴稱靜態(tài)。VccT3T1T4T2T5T6ZWW導通，選中該單元。寫入：在W、W上分別加高、低電平，寫0；反之寫1。讀出：根據W上有電流讀1，W上有電流讀0。Z：加低電平，T5、T6截止，該單元未選中，保持原狀態(tài)。靜態(tài)單元是非破壞性讀出，讀出后不需重寫。（3）工作T5、T6Z：加高電平，（4）保持只要電源正常，保182.地址譯碼系統(tǒng)

(1)．單譯碼方式：2.地址譯碼系統(tǒng)(1)．單譯碼方式：19(2).雙譯碼方式：（行列譯碼方式）(2).雙譯碼方式：（行列譯碼方式）20下面是使用上述單元組成的16*1的靜態(tài)存儲器結構圖：WE=0執(zhí)行寫操作WE=1執(zhí)行讀操作DIN為寫入數據DOUT為讀出數據0001101111100100下面是使用上述單元組成的16*1的靜態(tài)存儲器結構圖：WE21地址端：（2）內部尋址邏輯2114（1K×4）191018A6A5A4A3A0A1A2CSGNDVccA7A8A9D0D1D2D3WEA9~A0（入）數據端：D3~D0（入/出）控制端：片選CS=0選中芯片=1未選中芯片寫使能WE=0寫=1讀電源、地尋址空間1K，存儲矩陣分為4個位平面，每面1K×1位。3.存儲芯片例.SRAM芯片2114（1K×4位）（1）外特性地址端：（2）內部尋址邏輯2114（1K×4）191018A22X0每面矩陣排成64行×16列。行譯碼6位行地址X63列譯碼Y0Y15Xi讀/寫線路YiWWWW兩級譯碼一級：地址譯碼，選擇字線、位線。二級：一根字線和一組位線交叉，選擇一位單元。4位列地址64×1664×1664×1664×161K1K1K1KX0每面矩陣排成64行×16列。行譯碼6位行地址X63列23(2)開關特性靜態(tài)存儲器的片選、寫允許、地址和寫入數據在時間配合上有一定要求。描述這些配合要求的參數以及輸出傳輸延遲有很多種。了解這些參數對于正確使用存儲器是很重要的。下面介紹這些參數。(2)開關特性靜態(tài)存儲器的片選、寫允許、地址和寫入數24①讀周期的參數

根據地址和片選信號建立時間的先后不同，有兩種讀數時間。若片選信號先建立，其輸入輸出波形如圖4．5(a)所示；若地址先建立，其輸入輸出波形如圖4．5(b)所示。和它相對應的參數有：地址讀數時間taAdr片選讀時間taCS片禁止到輸出的傳輸延遲tPLHCS→Dout地址對片選的建立時間tSUAdr→CS①讀周期的參數根據地址和片選信號建立時間的先后不同，有兩25存儲周期課件26②寫周期的參數地址對寫允許WE的建立時間tSUAdr，地址對寫允許WE的保持時間thAdr，片選對寫控制的建立時間tsuCS和保持時間thCS輸入數據對寫允許的建立時間tsuDIN數據對寫允許的保持時間thDIN最小寫允許寬度tWWE②寫周期的參數地址對寫允許WE的建立時間tSUAdr，27在WE=0期間不允許地址發(fā)生變化在WE=0期間不允許地址發(fā)生變化28存儲原理：將存儲信息以電荷的形式存于電容上，不需要電源持續(xù)供電，可以是MOS柵極電容，也可以是專用的MOS電容。電容充至高電平為1，放至低電平為0。不需雙穩(wěn)態(tài)電路，充電后MOS管可以斷開，電荷的泄漏極少，這降低了芯片的功耗。DRAM集成度增大，每片容量大，功耗小。當MOS管斷開，有電荷泄露，時間長，放電后難以識別所存儲的信息，因此經過一定時間需要對存1的電容重新充電，即需要刷新。2．動態(tài)存儲器(DRAM)存儲原理：2．動態(tài)存儲器(DRAM)29(1)三管存儲單元和存儲器原理組成:T1,T2,T3,C定義:1:C有電荷0:C上無電荷工作:

讀出:讀出數據線預充電至高電位，然后讀出選擇線來高電位，用讀出數據線的有/無變低來表示1/0.

寫入:寫入選擇線高.寫1:寫入數據線高,C充電寫0:寫入數據線低,C放電(1)三管存儲單元和存儲器原理組成:T1,T2,T3,C30++--字線位線寫1：使位線為低電平，若CS上無電荷，則VDD向CS充電；若CS上有電荷，則CS無充放電動作。寫0：使位線為高電平，若CS上無電荷，則CS無充放電動作，

若CS上有電荷，則CS把所存電放完。讀操作：首先使位線充電至高電平，當字線來高電平后，T導通，①若CS上無電荷，則位線上無電位變化(讀出為0)；

②

若CS上有電荷則會放電，并使位線電位由高變低，接在位線上的讀出放大器會感知這種變化，讀出為1。VDDCS柵極T源極漏極充電放電定義：“0”：Cs無電荷“1”：Cs有電荷(2)單管單元的讀寫原理++--字線位寫1：使位線為低電平，若CS上無電31++--VDDCS字線位線T寫1：使位線為低電平，低若CS上無電荷，則VDD向CS充電；把1信號寫入了電容CS中。若CS上有電荷，則CS的電荷不變，保持原記憶的1信號不變。++--VDDCS字線位T寫1：使位線為低電平，32++--VDDCS字線位線T寫1：使位線為低電平，低若CS上有電荷，則CS的電荷不變，保持原記憶的1信號不變。++--VDDCS字線位T寫1：使位線為低電平，33++--VDDCS字線位線T高寫0：使位線為高電平，若CS上有電荷，則CS通過T放電；若CS上無電荷，則CS無充放電動作，保持原記憶的0信號不變。把0信號寫入了電容CS中。++--VDDCS字線位T高寫0：使位線為高電平，34VDDCS字線位線T高寫0：使位線為高電平，當字線變高電平后，若CS上無電荷，則CS無充放電動作，保持原記憶的0信號不變。VDDCS字線位T高寫0：使位線為高電平，當字線變高電平35++--VDDCS字線位線T接在位線上的讀出放大器會感知這種變化，讀出為1。高，T導通，高讀操作：首先使位線充電至高電平，當字線來高電平后，T導通，低①

若CS上無電荷，則位線上無電位變化，讀出為0；②

若CS上有電荷，則會放電，并使位線電位由高變低，++--VDDCS字線位T接在位線上的讀出放大器會感知這種36保持Z：加低電平，T截止，該單元未選中，保持原狀態(tài)。單管單元是破壞性讀出，讀出后需重寫。保持Z：加低電平，T截止，該單元未選中，保持原狀態(tài)。單管單元37單管單元的優(yōu)點:線路簡單，單元占用面積小，因此容量大，速度快。單管單元的缺點：讀出是破壞性的，故讀出后要立即對單元進行“重寫”，以恢復原信息；單元讀出信號很小，要求有高靈敏度的讀出放大器。單管單元的優(yōu)點:線路簡單，單元占用面積小，因此容量大，速度快38下面以16KXl動態(tài)存儲器為例介紹動態(tài)存儲器的原理。下面以16KXl動態(tài)存儲器為例介紹動態(tài)存儲器的原理。39地址端：2164（64K×1）18916VccCASDoA6A3A4A5A7A7~A0（入）數據端：Di（入）控制端：片選寫使能WE=0寫=1讀電源、地空閑/刷新DiWERASA0A2A1GND分時復用，提供16位地址。Do（出）行地址選通RAS列地址選通CAS：=0時A7~A0為行地址高8位地址：=0時A7~A0為列地址低8位地址1腳未用，或在新型號中用于片內自動刷新。(3)存儲芯片舉例:地址端：2164（64K×1）18916VccCASDo40(4)再生(刷新)原因：DRAM是通過把電荷充積到MOS管的柵極電容或專門的MOS電容中去來實現信息存儲的。但是由于電容漏電阻的存在，隨著時間的增加，其電荷會逐漸漏掉，從而使存儲的信息丟失。為了保證存儲信息不遭破壞，必須在電荷漏掉以前就進行充電，以恢復原來的電荷。定義：把這一充電過程稱為再生，或稱為刷新。對于DRAM，再生一般應在小于或等于2ms的時間內進行一次。SRAM則不同，由于SRAM是以雙穩(wěn)態(tài)電路為存儲單元的，因此它不需要再生。(4)再生(刷新)原因：DRAM是通過把電荷充積到MOS管的41

DRAM采用“讀出”方式進行再生。單管單元的讀出是破壞性的(若單元中原來充有電荷，讀出時，Cs放電)，而接在單元數據線上的讀放是一個再生放大器，在讀出的同時，讀放又使該單元的存儲信息自動地得以恢復。由于DRAM每列都有自己的讀放，因此，只要依次改變行地址，輪流對存儲矩陣的每一行所有單元同時進行讀出，當把所有行全部讀出一遍，就完成了對存儲器的再生(這種再生稱行地址再生)。DRAM采用“讀出”方式進行再生。42動態(tài)存儲器的刷新1.刷新定義和原因定期向電容補充電荷刷新動態(tài)存儲器依靠電容電荷存儲信息。平時無電源供電，時間一長電容電荷會泄放，需定期向電容補充電荷，以保持信息不變。動態(tài)存儲器的刷新1.刷新定義和原因定期向電容補充電荷刷新動態(tài)43注意刷新與重寫的區(qū)別。破壞性讀出后重寫，以恢復原來的信息。“讀出”方式的刷新2.最大刷新間隔（刷新周期）在此期間，必須對所有動態(tài)單元刷新一遍。各動態(tài)芯片可同時刷新，片內按行刷新非破壞性讀出的動態(tài)M，需補充電荷以保持原來的信息。刷新邏輯(專門處理)2ms3.刷新方法（按行讀）。注意刷新與重寫的區(qū)別。破壞性讀出后重寫，以恢復原來的信息。44對主存的訪問由CPU提供行、列地址，隨機訪問2ms內集中安排所有刷新周期。CPU訪存：4.刷新周期的安排方式死區(qū)用在實時要求不高的場合。動態(tài)芯片刷新：由刷新地址計數器提供行地址，定時刷新（1）集中刷新R/W刷新R/W刷新2ms50ns對主存的訪問由CPU提供行、列地址，隨機訪問2ms內集中安排45例如，一個存儲器有1024行，系統(tǒng)工作周期為2OOns。RAM刷新周期為2ms。這樣，在每個刷新周期內共有10000個工作周期，其中用于再生的為1024個工作周期，用于讀和寫的為8976個工作周期。

集中刷新的缺點是在刷新期間不能訪問存儲器，有時會影響計算機系統(tǒng)的正確工作。例如，一個存儲器有1024行，系統(tǒng)工作周期為2OOns。RA462ms（2）分步刷新例.各刷新周期分散安排在2ms內。用在大多數計算機中。每隔一段時間刷新一行。如在128行的DRAM中128行≈15.6微秒每隔15.6微秒提一次刷新請求，刷新一行；2毫秒內刷新完所有行R/W刷新R/W刷新R/WR/WR/W15.6微秒15.6微秒15.6微秒刷新請求刷新請求（DMA請求）（DMA請求）2ms（2）分步刷新例.各刷新周期分散安排在2ms內。用在大47(5)時序圖

DRAM有以下幾種工作方式：讀工作方式，寫工作方式，讀—改寫工作方式，頁面工作方式和再生工作方式。下面介紹這幾種工作方式的時序圖，在介紹時序圖前，先介紹RAS，CAS與地址Adr的相互關系(圖4．10)。(5)時序圖DRAM有以下幾種工作方式：讀工作方48注意

(1)CAS的下沿必須滯后于RAS的下沿.(2)RAS，CAS的負電平及正電平寬度要求.(3)行地址對RAS的下沿以及列地址對CAS的下沿均應有足夠的地址建立時間t1,t2和地址保持時間t3，t4。注意(1)CAS的下沿必須滯后于RAS的下沿.49①讀工作方式(WE=1)①讀工作方式(WE=1)50②寫工作方式(WE=0)②寫工作方式(WE=0)51③讀—改寫工作方式③讀—改寫工作方式52④頁面工作方式④頁面工作方式53⑤再生工作方式

再生工作原理已作過介紹，再生工作方式將在下面討論，這里不再討論。⑤再生工作方式54(6)DRAM與SRAM的比較

DRAM的優(yōu)點:(a)每片存儲容量較大；引腳數少。(b)價格比較便宜。(c)所需功率大約只有SRAM的1／6。

DRAM作為計算機主存儲器的主要元件得到了廣泛的應用.(6)DRAM與SRAM的比較55

DRAM的缺點:(a)速度比SRAM要低。(b)DRAM需要再生，這不僅浪費了寶貴的時間，還需要有配套的再生電路，它也要用去一部分功率。

SRAM一般用作容量不大的高速存儲器。DRAM的缺點:56

SRAM

DRAM存儲信息

觸發(fā)器

電容

破壞性讀出

非

是需要刷新不要

需要送行列地址同時送

分兩次送運行速度快

慢集成度

低

高發(fā)熱量大

小存儲成本高

低用途 cache 主存SRAM574．3非易失性半導體存儲器易失性存儲器(DRAM和SRAM):當掉電時，所存儲的內容立即消失。非易失性半導體存儲器:即使停電，所存儲的內容也不會丟失。

根據半導體制造工藝的不同，可分為ROM，PROM，EPROM，E2PROM和FlashMemory。4．3非易失性半導體存儲器易失性存儲器(DRAM和SRA581．只讀存儲器(ROM)

掩模式ROM由芯片制造商在制造時寫入內容，以后只能讀而不能再寫入。其基本存儲原理是以元件的“有／無”來表示該存儲單元的信息(“1”或“0”)，可以用二極管或晶體管作為元件，顯而易見，其存儲內容是不會改變的。1．只讀存儲器(ROM)掩模式ROM由芯片制造商在制592．可編程序的只讀存儲器(PROM)PROM可由用戶根據自己的需要來確定ROM中的內容，常見的熔絲式PROM是以熔絲的接通和斷開來表示所存的信息為“1”或“0”。剛出廠的產品，其熔絲是全部接通的，使用前，用戶根據需要斷開某些單元的熔絲(寫入)。顯而易見，斷開后的熔絲是不能再接通了，因此，它是一次性寫入的存儲器。掉電后不會影響其所存儲的內容。2．可編程序的只讀存儲器(PROM)PROM可由603．可擦可編程序的只讀存儲器(EPROM)EPROM的基本存儲單元由一個管子組成，但管子內多增加了一個浮置柵。3．可擦可編程序的只讀存儲器(EPROM)EPROM的基61編程序(寫入)時，在控制柵的高壓吸引下，自由電子越過氧化層進入浮置柵；當浮置柵極獲得足夠多的自由電子后，漏源極間便形成導電溝道(接通狀態(tài))，信息存儲在周圍都被氧化層絕緣的浮置柵上，即使掉電，信息仍保存。改寫時，先將其全部內容擦除，然后再編程。擦除是靠紫外線使浮置柵上電荷泄漏而實現的。EPROM的編程次數不受限制。編程序(寫入)時，在控制柵的高壓吸引下，自由電子越過氧化層進624．可電擦可編程序只讀存儲器(E2PROM)

E2PROM每個存儲單元采用兩個晶體管。其柵極氧化層比EPROM薄，因此具有電擦除功能。E2PROM的編程序原理與EPROM相同，但擦除原理完全不同，重復改寫的次數有限制(因氧化層被磨損)。其讀寫操作類似于SRAM，但每字節(jié)的寫入周期要幾毫秒，比SRAM長得多。4．可電擦可編程序只讀存儲器(E2PROM)E2PROM每635．快擦除讀寫存儲器(FlashMemory)FlashMemory是用單管來存儲一位信息，用電來擦除,但是它只能擦除整個區(qū)或整個器件。在源極上加高壓Vpp，控制柵接地，在電場作用下，浮置柵上的電子越過氧化層進入源極區(qū)而全部消失，實現整體擦除或分區(qū)擦除。5．快擦除讀寫存儲器(FlashMemory)Fla64

快擦除讀寫存儲器于1983年推出，1988年商品化。它兼有ROM和RAM倆者的性能，又有ROM，DRAM一樣的高密度。目前價格已略低于DRAM，芯片容量已接近于DRAM，是唯一具有大存儲量、非易失性、低價格、可在線改寫和高速度(讀)等特性的存儲器。它是近年來發(fā)展很快很有前途的存儲器?？觳脸x寫存儲器于1983年推出，1988年商品化。它兼654．4DRAM的研制與發(fā)展

近年來，開展了基于DRAM結構的研究與發(fā)展工作，現簡單介紹于下：4．4DRAM的研制與發(fā)展近年來，開展了基于DRA661．增強型DRAM(EDRAM)

增強型DRAM(EDRAM)改進了CMOS制造工藝，使晶體管開關加速，其結果使EDRAM的存取時間和周期時間比普通DRAM減少一半，而且在EDRAM芯片中還集成了小容量SRAMcache(有關cache的原理見7．3節(jié))。例如，在4Mb(1MX4位)EDRAM芯片中，內含4MbDRAM和2Kb(512X4位)SRAMcache。4Mb(1MX4位)DRAM的訪問地址為20位，其中11位為行地址，9位為列地址，片內的SRAM與DRAM之間的總線寬度為256字節(jié)(2Kb)，因此在SRAM中保存的是最后一次讀操作所在行的全部內容(29X4位，即512X4位)，如果下次訪問的是該行內容，則可直接訪問快速SRAMcache。1．增強型DRAM(EDRAM)增強型DRAM(ED672．cacheDRAM(CDRAM)

其原理與EDRAM相似，其主要差別是SRAMcache的容量較大，且與真正的cache原理相同。在存儲器直接連接處理器的系統(tǒng)中，cacheDRAM可取代第二級cache和主存儲器(第一級cache在處理器芯片中)。CDRAM還可用作緩沖器支持數據塊的串行傳送。例如，用于顯示屏幕的刷新，CDRAM可將數據從DRAM預取到SRAM中，然后由SRAM傳送到顯示器。2．cacheDRAM(CDRAM)其原理與EDRA683.EDODRAM

擴充數據輸出(extendeddataout，簡稱EDO)，它在完成當前內存周期前即可開始下一內存周期的操作，因此能提高數據帶寬或傳輸率。3.EDODRAM擴充數據輸出(extendedd694．同步DRAM(SDRAM)

具有新結構和新接口的SDRAM已被廣泛應用于計算機系統(tǒng)中。它的讀寫周期(10ns～15ns)比EDODRAM(20ns～30ns)快，有望取代EDODRAM。4．同步DRAM(SDRAM)具有新結構和新接口的S70

典型的DRAM是異步工作的，處理器送地址和控制信號到存儲器后，等待存儲器進行內部操作(選擇行線和列線，讀出信號放大，并送輸出緩沖器等)，此時處理器只能等待，因而影響了系統(tǒng)性能。

而SDRAM與處理器之間的數據傳送是同步的，在系統(tǒng)時鐘控制下，處理器送地址和控制命令到SDRAM后，在經過一定數量(其值是已知的)的時鐘周期后，SDRAM完成讀或寫的內部操作。在此期間，處理器可以去進行其他工作，而不必等待之。典型的DRAM是異步工作的，處理器送地址和控制信號到存71

SDRAM的內部邏輯如圖4．17所示。SDRAM采用成組傳送方式(即一次傳送一組數據)，除了傳送第一個數據需要地址建立時間和行線充電時間以外，在以后順序讀出數據時，均可省去上述時間，因此SDRAM對讀出存儲陣列中同一行的一組順序數據特別有效；對順序傳送大量數據(如字處理和多媒體等)特別有效。圖4．17中的方式寄存器和控制邏輯給用戶提供了附加的功能：①允許用戶設置成組傳送數據的長度；②允許程序員設定SDRAM接收命令后到開始傳送數據的等待時間。

另外，SDRAM芯片內部有兩個存儲體，提供了芯片內部并行操作(讀／寫)的機會。SDRAM的內部邏輯如圖4．17所示。SDRAM采用成72存儲周期課件735．RambusDRAM(RDRAM)

由Rambus公司開發(fā)的RambusDRAM著重研究提高存儲器頻帶寬度問題。該芯片采取垂直封裝，所有引出針都從一邊引出，使得存儲器的裝配非常緊湊。它與CPU之間傳送數據是通過專用的RDRAM總線進行的，而且不用通常的RAS，CAS，WE和CE信號。該芯片采取異步成組數據傳輸協(xié)議，在開始傳送時需要較大存取時間(例如48ns)，以后可達到500Mb／s的傳輸率。能達到這樣的高速度是因為精確地規(guī)定了總線的阻抗、時鐘和信號。RDRAM從高速總線上得到訪存請求，包括地址、操作類型和傳送的字節(jié)數。

Rambus得到Intel公司的支持，其高檔的PentiumIII處理器將采用RambusDRAM結構。5．RambusDRAM(RDRAM)由Rambu746．集成隨機存儲器(IRAM)

將整個DRAM系統(tǒng)集成在一個芯片內，包括存儲單元陣列；刷新邏輯；裁決邏輯、地址分時、控制邏輯及時序等。片內還附加有測試電路。6．集成隨機存儲器(IRAM)將整個DRAM系統(tǒng)集成757．ASICRAM

根據用戶需求而設計的專用存儲器芯片，它以RAM為中心，并結合其他邏輯功能電路。例如，視頻存儲器(videomemory)是顯示專用存儲器，它接收外界送來的圖像信息，然后向顯示系統(tǒng)提供高速串行信息。7．ASICRAM根據用戶需求而設計的專用存儲器芯764．5半導體存儲器的組成與控制

半導體存儲器的讀寫時間一般在十幾至幾百毫微秒之間，其芯片集成度高，體積小，片內還包含有譯碼器和寄存器等電路。常用的半導體存儲器芯片有多字一位片和多字多位(4位、8位)片，如16M位容量的芯片可以有16MXl位和4MX4位等種類。4．5半導體存儲器的組成與控制半導體存儲器的讀771．存儲器容量擴展

1個存儲器的芯片的容量是有限的，它在字數或字長方面與實際存儲器的要求都有很大差距，所以需要在字向和位向進行擴充才能滿足需要。設計前確定: 所設計的存儲器的總容量：字數*位數 所選用的存儲芯片，需要在字/位上擴展

1．存儲器容量擴展1個存儲器的芯片的容量是有限的78(1)位擴展

概念:位擴展指的是用多個存儲器器件對字長進行擴充。

方法:位擴展的連接方式是將多片存儲器的地址、片選CS、讀寫控制端R／W相應并聯，數據端分別引出。(1)位擴展概念:位擴展指的是用多個存儲器器件對字長進行擴79例1:16KX4位芯片組成16KX8位的存儲器例1:16KX4位芯片組成16KX8位的存儲器80數據線8根D7D0地址線22根A21A0CSR/W··例2：用4M1的芯片組成4M8的存儲器I/OI/O4M1I/OI/O數據線8根D7地址線22根A21CSR/W··例2：用4M81(2)字擴展

概念:

字擴展指的是增加存儲器中字的數量。

方法:

靜態(tài)存儲器進行字擴展時，將各芯片的地址線、數據線、讀寫控制線相應并聯，而由片選信號來區(qū)分各芯片的地址范圍。

動態(tài)存儲器一般不設置CS端，但可用RAS端來擴展字數。只有當RAS由“1”變“0”時，才會激發(fā)出行時鐘，存儲器才會工作。(2)字擴展概念:82解題思路(1)確定需要幾個芯片(2)確定CPU發(fā)出幾位地址，即地址總線有幾根(3)芯片本身的地址線數，多余的作為片選信號(4)確定數據總線的數據線數，芯片內部需要的數據線數(5)讀寫控制線發(fā)往所有的芯片，連接所有的連線解題思路(1)確定需要幾個芯片83例:

4個16KX8位靜態(tài)芯片組成64KX8位存儲器。芯片00000H3FFFH芯片14000H7FFFH芯片28000HBFFFH芯片3C000HFFFFH地址線

A15A14

A13A12A11A10A9A8A7A6A5A4A3A2A1A0

00000000000000000000H

01

10…

1111111111111111FFFFH各芯片的地址范圍：16KX816KX816KX816KX8例:4個16KX8位靜態(tài)芯片組成64KX8位存儲器。芯片084例:

4個16KX8位靜態(tài)芯片組成64KX8位存儲器。例:4個16KX8位靜態(tài)芯片組成64KX8位存儲器。85(3)字位擴展

實際存儲器往往需要字向和位向同時擴充。一個存儲器的容量為MXN位，若使用LXK位存儲器芯片，那么，這個存儲器共需要個存儲器芯片。(3)字位擴展實際存儲器往往需要字向和位向同時擴充。一個86例題：由Intel2114(1KX4位)芯片組成容量為4KX8位的主存儲器的邏輯框圖,說明地址總線和數據總線的位數，該存儲器與8位字長的CPU的連接關系。解：此題所用芯片是同種芯片。(1)片數=存儲器總容量(位)/芯片容量(位) =4K*8/(1K*4)=8(片)(2)CPU總線(由存儲器容量決定)地址線位數=log2(字數)=log2(4K)=12(位)數據線位數=字長=8(位)例題：由Intel2114(1KX4位)芯片組成容量為4KX87（3）芯片總線（由芯片容量決定）地址線=log2(1K)=10(位)數據線=4（位）（4）分組（組內并行工作，cs連在一起，組間串行工作，cs分別連接譯碼器的輸出）組內芯片數=存儲器字長/芯片字長=8/4=2（片）組數=芯片總數/組內片數=8/2=4（組）（5）地址分配與片選邏輯（3）芯片總線（由芯片容量決定）8864KB1K×41K×41K×41K×41K×41K×41K×41K×4需12位地址尋址：4KBA15…A12A11A10A9……A0A11~A0000

……

0001

……

1011

……

1101

……

1010

……

0100

……

0110

……

0111

……

1片選芯片地址低位地址分配給芯片，高位地址形成片選邏輯。芯片芯片地址片選信號片選邏輯訪問地址范圍1K1K1K1KA9~A0A9~A0A9~A0A9~A0CS0CS1CS2CS3A11A10A11A10A11A10A11A100000~03FF0400~07FF0800~0BFF0C00~0FFF64KB1K×41K×41K×41K×41K×41K×41K89(6)連接方式:擴展位數,擴展單元數,連接控制線(6)連接方式:擴展位數,擴展單元數,連接控制線90某半導體存儲器，按字節(jié)編址。其中，0000H~07FFH為ROM區(qū)，選用EPROM芯片（2KB/片）；0800H~13FFH為RAM區(qū)，選用RAM芯片（2KB/片和1KB/片）。地址總線A15~A0（低）。給出地址分配和片選邏輯。例2.1.計算容量和芯片數ROM區(qū)：2KBRAM區(qū)：3KB存儲空間分配：2.地址分配與片選邏輯先安排大容量芯片（放地址低端），再安排小容量芯片。便于擬定片選邏輯。共3片某半導體存儲器，按字節(jié)編址。其中，0000H~07FFH為91A15A14A13A12A11A10A9…A0000000……0000001……1

000011……1

0001001…1

000010……0

0001000…0低位地址分配給芯片，高位地址形成片選邏輯。芯片芯片地址片選信號片選邏輯地址范圍2K2K1KA10~A0A10~A0A9~A0CS0CS1CS2A12A11A12A11A12A115KB需13位地址尋址：ROMA12~A064KB1K2K2KRAMA10A15A14A13為全00000~07FF0800~0FFF1000~13FF塊的末地址=首地址+容量-1A15A14A13A12A11A10A9…A000092設計一半導體存儲器，其中ROM區(qū)4KB，選用ROM芯片（4K×4位/片）；RAM區(qū)3KB，選用RAM芯片（2KB/片和1K×4位/片）。地址總線A15--A0（低），雙向數據總線D7--D0（低），讀/寫線R/W，地址有效信號VMA作業(yè)：1.給出芯片地址分配和片選邏輯式2.畫出該存儲器邏輯框圖（各芯片信號線的連接及片選邏輯電路，注意：ROM的數據端是單向（出），不使用R/W；片選低電平有效）。(=1,片選有效；=0,片選無效)。VMA連至片選邏輯電路。設計一半導體存儲器，其中ROM區(qū)4KB，選作業(yè)：932．存儲控制

在存儲器中，往往需要增設附加電路。這些附加電路包括地址多路轉換線路、地址選通、刷新邏輯，以及讀／寫控制邏輯等。在大容量存儲器芯片中，為了減少芯片地址線引出端數目，將地址碼分兩次送到存儲器芯片，因此芯片地址線引出端減少到地址碼的一半。2．存儲控制在存儲器中，往往需要增設附加電路。這些附加電94

動態(tài)MOS存儲器的刷新需要有硬件電路的支持，包括刷新計數器、刷新訪存裁決，刷新控制邏輯等。這些線路可以集中在RAM存儲控制器芯片中。

例如Intel8203DRAM控制器是為了控制2117，2118和2164DRAM芯片而設計的。2ll7，2118是16KXl位的DRAM芯片，2164是64KXl位的DRAM芯片。圖4．21是Intel8203邏輯框圖。根據它所控制的芯片不同，8203有16K與64K兩種工作模式。動態(tài)MOS存儲器的刷新需要有硬件電路的支持，包括刷新計數95存儲周期課件963．存儲校驗線路計算機在運行過程中，主存儲器要和CPU、各種外圍設備頻繁地高速交換數據。由于結構、工藝和元件質量等種種原因，數據在存儲過程中有可能出錯，所以，一般在主存儲器中設置差錯校驗線路。3．存儲校驗線路計算機在運行過程中，主存儲器要和CP97

實現差錯檢測和差錯校正的代價是信息冗余。

早期的計算機多采用奇偶校驗電路，只有一位附加位，但這只能發(fā)現一位錯而不能糾正。由于大規(guī)模集成電路的發(fā)展，主存儲器的位數可以做得更多，使多數計算機的存儲器有糾正錯誤代碼的功能(ECC)。一般采用的海明碼校驗線路可以糾正一位錯(參見第3章)。實現差錯檢測和差錯校正的代價是信息冗余。984．6多體交叉存儲器

計算機中大容量的主存，可由多個存儲體組成，每個體都具有自己的讀寫線路、地址寄存器和數據寄存器，稱為“存儲模塊”。這種多模塊存儲器可以實現重疊與交叉存取。如果在M個模塊上交叉編址(M=2m)，則稱為模M交叉編址。通常采用的編址方式如圖4．22(a)所示。4．6．1編址方式4．6多體交叉存儲器計算機中大容量的主存，可99存儲周期課件100設存儲器包括M個模塊，每個模塊的容量為L，各存儲模塊進行低位交叉編址，連續(xù)的地址分布在相鄰的模塊中。第i個模塊Mi的地址編號應按下式給出：M*j+i其中，j=0，1，2，...，L-1i=0，1，2，...，M-1設存儲器包括M個模塊，每個模塊的容量為L，各存儲模塊進行101存儲周期課件102連續(xù)地址分布在相鄰的不同模塊內，而同一模塊內的地址都是不連續(xù)的。在理想情況下，如果程序段和數據塊都連續(xù)地在主存中存放和讀取，那么，這種編址方式將大大地提高主存的有效訪問速度。M個交叉模塊的使用率是變化的，大約在之間。例如，在大型計算機中M取16至32，則平均有效存取時間至少可以縮短到單存儲體的1／4至1／6。高檔微機M值可取2或4。

連續(xù)地址分布在相鄰的不同模塊內，而同一模塊內的地址都是不連續(xù)103

一般模塊數M取2的m次冪，但有的機器采用質數個模塊，如我國銀河機的M為31，其硬件實現比較復雜，要有大套專門邏輯電路，用來從主存的物理地址計算出存儲體的模塊號和塊內地址。但這種辦法可以減少存儲器沖突，只有當連續(xù)訪存的地址間隔是M或M的倍數時才會產生沖突，這種情況的出現機會是很少的。一般模塊數M取2的m次冪，但有的機器采用質數個模塊，如1044.6.2重疊與交叉存取控制

多體交叉存儲模塊可以有兩種不同的方式進行訪問：同時訪問:所有模塊同時啟動一次存儲周期，相對各自的數據寄存器并行地讀出或寫入信息；同時訪問要增加數據總線寬度,但能一次提供多個數據或多條指令。交叉訪問:M個模塊按一定的順序輪流啟動各自的訪問周期，啟動兩個相鄰模塊的最小時間間隔等于單模塊訪問周期的1／M。4.6.2重疊與交叉存取控制多體交叉存儲模塊可以105每一存儲模塊本身來說，對它的連續(xù)兩次訪問時間間隔仍等于單模塊訪問周期,但每隔一個T/M就有一個數據存取。

每一存儲模塊本身來說，對它的連續(xù)兩次訪問時間間隔仍等于單模塊106CPU和IOP(輸入輸出處理機)對存儲器的訪問是由主存控制部件控制的。當CPU發(fā)出讀或寫請求操作時，由交叉編址位選擇存儲體。并查詢該體控制部件中的“忙”觸發(fā)器(BUSYi,j=0～3)是否為“1”。當該觸發(fā)器為“1”時，表示存儲體正在進行讀或寫操作，需要等待這次操作結束后將“忙”觸發(fā)器置“0”，才能響應新的讀或寫請求。當存儲體完成讀寫操作時，向CPU發(fā)出“回答”信號。如果CPU還要繼續(xù)讀、寫操作，則將下一個地址碼及其讀、寫命令送至存儲控制部件，重復上述過程。CPU和IOP(輸入輸出處理機)對存儲器的訪問是由主存107

由于CPU和IOP共享主存，或多處理機共享主存的原因，訪問主存儲器的請求源來自多方面，因此可能出現幾個請求源同時訪問同一個存儲體的情況。出現這種沖突情況時，存儲體只能先滿足其中一個請求源的要求，然后再滿足其他請求源的要求，這就需要經過一個排隊線路，先處理排隊優(yōu)先的請求源提出的要求。由于CPU和IOP共享主存，或多處理機共享主存的原因，108本章重難點1、主存的地位，操作（與CPU的連接）2、RAM存儲單元的工作原理3、存儲芯片的內部組成、外部特征4、半導體存儲器的組成本章重難點1、主存的地位，操作（與CPU的連接）109作業(yè)(P126)從網上收集最新的存儲技術的資料。發(fā)送到hxy@作業(yè)(P126)110第4章主存儲器4.1主存儲器概述4.2讀/寫存儲器4.3非易失性存儲器4.4DRAM的研制與發(fā)展4.5半導體存儲器的組成與控制4.6多體交叉存儲器第4章主存儲器4.1主存儲器概述111本章重難點1、主存的地位，操作（與CPU的連接）2、RAM存儲單元的工作原理3、存儲芯片的內部組成、外部特征4、半導體存儲器的組成本章重難點1、主存的地位，操作（與CPU的連接）112以存儲器為中心的雙總線結構CPUM接口接口I／OI／O系統(tǒng)總線存儲總線CPU2以存儲器為中心的雙總線結構CPUM接口接口I／OI／O系統(tǒng)總1134.1主存儲器概述一、主存儲器處于全機中心地位現代計算機中主存處于全機中心地位的原因是：

(1)當前計算機正在執(zhí)行的程序和數據(除了暫存于CPU寄存器以外的所有原始數據、中間結果和最后結果)均存放在存儲器中。CPU直接從存儲器取指令或存取數據。

4.1主存儲器概述一、主存儲器處于全機中心地位114(2)計算機系統(tǒng)中輸入輸出設備數量增多，數據傳送速度加快，因此采用了直接存儲器存取(DMA)技術和輸入輸出通道技術，在存儲器與輸入輸出系統(tǒng)之間直接傳送數據。(3)共享存儲器的多處理機的出現，利用存儲器存放共享數據，并實現處理機之間的通信，更加強了存儲器作為全機中心的作用。

(2)計算機系統(tǒng)中輸入輸出設備數量增多，數據傳送速度加快，因115

現在大部分計算機中還設置有輔助存儲器(簡稱輔存)或外存儲器(簡稱外存)，通常用來存放主存的副本和當前不在運行的程序和數據。在程序執(zhí)行過程中，每條指令所需的數據及取下一條指令的操作都不能直接訪問輔助存儲器。

由于中央處理器是高速器件，而主存的讀寫速度則慢得多，不少指令的執(zhí)行速度與主存儲器技術的發(fā)展密切相關?，F在大部分計算機中還設置有輔助存儲器(簡稱輔存)或外116二、主存儲器分類存儲器的器件和介質的要求:(1)有兩個穩(wěn)定的物理狀態(tài)；(2)滿足一些技術上的要求；便于與電信號轉換，便于讀寫、速度高、容量大和可靠性高等。(3)價格。目前的計算機都使用半導體存儲器。二、主存儲器分類存儲器的器件和介質的要求:117主存儲器的類型：

(1)隨機存儲器(簡稱RAM)隨機存儲器(又稱讀寫存儲器)指通過指令可以隨機地、個別地對各個存儲單元進行訪問，一般訪問所需時間基本固定，而與存儲單元地址無關。

(2)只讀存儲器(簡稱ROM)只讀存儲器是一種對其內容只能讀不能寫入的存儲器，在制造芯片時預先寫入內容。它通常用來存放固定不變的程序、漢字宇型庫、字符及圖形符號等。由于它和讀寫存儲器分享主存儲器的同一個地址空間，故仍屬于主存儲器的一部分。主存儲器的類型：118(3)可編程序的只讀存儲器(簡稱PROM)一次性寫入的存儲器，寫入后，只能讀出其內容，而不能再進行修改。(4)可擦除可編程序只讀存儲器(簡稱EPROM)可用紫外線擦除其內容的PROM，擦除后可再次寫入。(5)可用電擦除的可編程只讀存儲器(簡稱E2PROM)

可用電改寫其內容的存儲器，近年來發(fā)展起來的快擦型存儲器(flashmemory)具有E2PROM的特點。

(3)可編程序的只讀存儲器(簡稱PROM)119

“非易失性存儲器”---即使停電，仍能保持其內容,如:ROM,

PROM,EPROM,E2PROM“易失性存儲器”

---停電后，其內容要丟失.如:RAM“非易失性存儲器”---即使停電，仍能保持其內容,如:R120三、主存儲器的主要技術指標

主存儲器的主要性能指標為主存容量、存儲器存取時間和存儲周期時間。

三、主存儲器的主要技術指標主存儲器的主要性能指121存儲字:計算機可尋址的最小信息單位.字長:一個存儲字所包括的二進制位數。訪問存儲器單位:

字可尋址,字節(jié)可尋址.主存儲器的容量:以字或字節(jié)為單位來表示主存儲器存儲單元的總數.格式:字長*字數(位/字節(jié)).例:1K*4(位)地址二進制位數=Log2字數=log21K=10

數據二進制位數=字長=4存儲字:計算機可尋址的最小信息單位.122

存取時間(memoryaccesstime)又稱存儲器訪問時間，是指從啟動一次存儲器操作到完成該操作所經歷的時間。

存儲周期(memorycycletime)指連續(xù)啟動兩次獨立的存儲器操作(例如連續(xù)兩次讀操作)所需間隔的最小時間。通常，存儲周期略大于存取時間，其差別與主存儲器的物理實現細節(jié)有關。存取時間(memoryaccesstime)又稱存123四、主存儲器的基本操作

主存儲器用來暫時存儲CPU正在使用的指令和數據，它和CPU的關系最為密切。主存儲器和CPU的連接由總線支持連接形式如圖。

四、主存儲器的基本操作主存儲器用來暫時存儲CPU正124CPU與主存之間采取異步工作方式，以ready信號表示一次訪存操作的結束。CPU與主存之間采取異步工作方式，以ready信號表示一次訪1254.2讀/寫存儲器(即隨機存儲(RAM))半導體存儲器工藝雙極型MOS型TTL型ECL型速度很快、功耗大、容量小電路結構PMOSNMOSCMOS功耗小、容量大工作方式靜態(tài)MOS動態(tài)MOS存儲信息原理靜態(tài)存儲器SRAM動態(tài)存儲器DRAM（雙極型、靜態(tài)MOS型）：依靠雙穩(wěn)態(tài)電路內部交叉反饋的機制存儲信息。（動態(tài)MOS型）：依靠電容存儲電荷的原理存儲信息。功耗較大,速度快,作Cache。功耗較小,容量大,速度較快,作主存。（靜態(tài)MOS除外）4.2讀/寫存儲器(即隨機存儲(RAM))半導體存儲器工藝126一、靜態(tài)MOS存儲單元與存儲芯片1.六管單元（1）組成T1、T3：MOS反相器Vcc觸發(fā)器T3T1T4T2T2、T4：MOS反相器T5T6T5、T6：控制門管ZZ：字線，選擇存儲單元位線，完成讀/寫操作WWW、W：（2）定義“1”：T1導通，T2截止；“0”：T1截止，T2導通。一、靜態(tài)MOS存儲單元與存儲芯片1.六管單元（1）組成T1127（3）工作T5、T6Z：加高電平，（4）保持只要電源正常，保證向導通管提供電流，便能維持一管導通，另一管截止的狀態(tài)不變，∴稱靜態(tài)。VccT3T1T4T2T5T6ZWW導通，選中該單元。寫入：在W、W上分別加高、低電平，寫0；反之寫1。讀出：根據W上有電流讀1，W上有電流讀0。Z：加低電平，T5、T6截止，該單元未選中，保持原狀態(tài)。靜態(tài)單元是非破壞性讀出，讀出后不需重寫。（3）工作T5、T6Z：加高電平，（4）保持只要電源正常，保1282.地址譯碼系統(tǒng)

(1)．單譯碼方式：2.地址譯碼系統(tǒng)(1)．單譯碼方式：129(2).雙譯碼方式：（行列譯碼方式）(2).雙譯碼方式：（行列譯碼方式）130下面是使用上述單元組成的16*1的靜態(tài)存儲器結構圖：WE=0執(zhí)行寫操作WE=1執(zhí)行讀操作DIN為寫入數據DOUT為讀出數據0001101111100100下面是使用上述單元組成的16*1的靜態(tài)存儲器結構圖：WE131地址端：（2）內部尋址邏輯2114（1K×4）191018A6A5A4A3A0A1A2CSGNDVccA7A8A9D0D1D2D3WEA9~A0（入）數據端：D3~D0（入/出）控制端：片選CS=0選中芯片=1未選中芯片寫使能WE=0寫=1讀電源、地尋址空間1K，存儲矩陣分為4個位平面，每面1K×1位。3.存儲芯片例.SRAM芯片2114（1K×4位）（1）外特性地址端：（2）內部尋址邏輯2114（1K×4）191018A132X0每面矩陣排成64行×16列。行譯碼6位行地址X63列譯碼Y0Y15Xi讀/寫線路YiWWWW兩級譯碼一級：地址譯碼，選擇字線、位線。二級：一根字線和一組位線交叉，選擇一位單元。4位列地址64×1664×1664×1664×161K1K1K1KX0每面矩陣排成64行×16列。行譯碼6位行地址X63列133(2)開關特性靜態(tài)存儲器的片選、寫允許、地址和寫入數據在時間配合上有一定要求。描述這些配合要求的參數以及輸出傳輸延遲有很多種。了解這些參數對于正確使用存儲器是很重要的。下面介紹這些參數。(2)開關特性靜態(tài)存儲器的片選、寫允許、地址和寫入數134①讀周期的參數

根據地址和片選信號建立時間的先后不同，有兩種讀數時間。若片選信號先建立，其輸入輸出波形如圖4．5(a)所示；若地址先建立，其輸入輸出波形如圖4．5(b)所示。和它相對應的參數有：地址讀數時間taAdr片選讀時間taCS片禁止到輸出的傳輸延遲tPLHCS→Dout地址對片選的建立時間tSUAdr→CS①讀周期的參數根據地址和片選信號建立時間的先后不同，有兩135存儲周期課件136②寫周期的參數地址對寫允許WE的建立時間tSUAdr，地址對寫允許WE的保持時間thAdr，片選對寫控制的建立時間tsuCS和保持時間thCS輸入數據對寫允許的建立時間tsuDIN數據對寫允許的保持時間thDIN最小寫允許寬度tWWE②寫周期的參數地址對寫允許WE的建立時間tSUAdr，137在WE=0期間不允許地址發(fā)生變化在WE=0期間不允許地址發(fā)生變化138存儲原理：將存儲信息以電荷的形式存于電容上，不需要電源持續(xù)供電，可以是MOS柵極電容，也可以是專用的MOS電容。電容充至高電平為1，放至低電平為0。不需雙穩(wěn)態(tài)電路，充電后MOS管可以斷開，電荷的泄漏極少，這降低了芯片的功耗。DRAM集成度增大，每片容量大，功耗小。當MOS管斷開，有電荷泄露，時間長，放電后難以識別所存儲的信息，因此經過一定時間需要對存1的電容重新充電，即需要刷新。2．動態(tài)存儲器(DRAM)存儲原理：2．動態(tài)存儲器(DRAM)139(1)三管存儲單元和存儲器原理組成:T1,T2,T3,C定義:1:C有電荷0:C上無電荷工作:

讀出:讀出數據線預充電至高電位，然后讀出選擇線來高電位，用讀出數據線的有/無變低來表示1/0.

寫入:寫入選擇線高.寫1:寫入數據線高,C充電寫0:寫入數據線低,C放電(1)三管存儲單元和存儲器原理組成:T1,T2,T3,C140++--字線位線寫1：使位線為低電平，若CS上無電荷，則VDD向CS充電；若CS上有電荷，則CS無充放電動作。寫0：使位線為高電平，若CS上無電荷，則CS無充放電動作，

若CS上有電荷，則CS把所存電放完。讀操作：首先使位線充電至高電平，當字線來高電平后，T導通，①若CS上無電荷，則位線上無電位變化(讀出為0)；

②

若CS上有電荷則會放電，并使位線電位由高變低，接在位線上的讀出放大器會感知這種變化，讀出為1。VDDCS柵極T源極漏極充電放電定義：“0”：Cs無電荷“1”：Cs有電荷(2)單管單元的讀寫原理++--字線位寫1：使位線為低電平，若CS上無電141++--VDDCS字線位線T寫1：使位線為低電平，低若CS上無電荷，則VDD向CS充電；把1信號寫入了電容CS中。若CS上有電荷，則CS的電荷不變，保持原記憶的1信號不變。++--VDDCS字線位T寫1：使位線為低電平，142++--VDDCS字線位線T寫1：使位線為低電平，低若CS上有電荷，則CS的電荷不變，保持原記憶的1信號不變。++--VDDCS字線位T寫1：使位線為低電平，143++--VDDCS字線位線T高寫0：使位線為高電平，若CS上有電荷，則CS通過T放電；若CS上無電荷，則CS無充放電動作，保持原記憶的0信號不變。把0信號寫入了電容CS中。++--VDDCS字線位T高寫0：使位線為高電平，144VDDCS字線位線T高寫0：使位線為高電平，當字線變高電平后，若CS上無電荷，則CS無充放電動作，保持原記憶的0信號不變。VDDCS字線位T高寫0：使位線為高電平，當字線變高電平145++--VDDCS字線位線T接在位線上的讀出放大器會感知這種變化，讀出為1。高，T導通，高讀操作：首先使位線充電至高電平，當字線來高電平后，T導通，低①

若CS上無電荷，則位線上無電位變化，讀出為0；②

若CS上有電荷，則會放電，并使位線電位由高變低，++--VDDCS字線位T接在位線上的讀出放大器會感知這種146保持Z：加低電平，T截止，該單元未選中，保持原狀態(tài)。單管單元是破壞性讀出，讀出后需重寫。保持Z：加低電平，T截止，該單元未選中，保持原狀態(tài)。單管單元147單管單元的優(yōu)點:線路簡單，單元占用面積小，因此容量大，速度快。單管單元的缺點：讀出是破壞性的，故讀出后要立即對單元進行“重寫”，以恢復原信息；單元讀出信號很小，要求有高靈敏度的讀出放大器。單管單元的優(yōu)點:線路簡單，單元占用面積小，因此容量大，速度快148下面以16KXl動態(tài)存儲器為例介紹動態(tài)存儲器的原理。下面以16KXl動態(tài)存儲器為例介紹動態(tài)存儲器的原理。149地址端：2164（64K×1）18916VccCASDoA6A3A4A5A7A7~A0（入）數據端：Di（入）控制端：片選寫使能WE=0寫=1讀電源、地空閑/刷新DiWERASA0A2A1GND分時復用，提供16位地址。Do（出）行地址選通RAS列地址選通CAS：=0時A7~A0為行地址高8位地址：=0時A7~A0為列地址低8位地址1腳未用，或在新型號中用于片內自動刷新。(3)存儲芯片舉例:地址端：2164（64K×1）18916VccCASDo150(4)再生(刷新)原因：DRAM是通過把電荷充積到MOS管的柵極電容或專門的MOS電容中去來實現信息存儲的。但是由于電容漏電阻的存在，隨著時間的增加，其電荷會逐漸漏掉，從而使存儲的信息丟失。為了保證存儲信息不遭破壞，必須在電荷漏掉以前就進行充電，以恢復原來的電荷。定義：把這一充電過程稱為再生，或稱為刷新。對于DRAM，再生一般應在小于或等于2ms的時間內進行一次。SRAM則不同，由于SRAM是以雙穩(wěn)態(tài)電路為存儲單元的，因此它不需要再生。(4)再生(刷新)原因：DRAM是通過把電荷充積到MOS管的151

DRAM采用“讀出”方式進行再生。單管單元的讀出是破壞性的(若單元中原來充有電荷，讀出時，Cs放電)，而接在單元數據線上的讀放是一個再生放大器，在讀出的同時，讀放又使該單元的存儲信息自動地得以恢復。由于DRAM每列都有自己的讀放，因此，只要依次改變行地址，輪流對存儲矩陣的每一行所有單元同時進行讀出，當把所有行全部讀出一遍，就完成了對存儲器的再生(這種再生稱行地址再生)。DRAM采用“讀出”方式進行再生。152動態(tài)存儲器的刷新1.刷新定義和原因定期向電容補充電荷刷新動態(tài)存儲器依靠電容電荷存儲信息。平時無電源供電，時間一長電容電荷會泄放，需定期向電容補充電荷，以保持信息不變。動態(tài)存儲器的刷新1.刷新定義和原因定期向電容補充電荷刷新動態(tài)153注意刷新與重寫的區(qū)別。破壞性讀出后重寫，以恢復原來的信息?！白x出”方式的刷新2.最大刷新間隔（刷新周期）在此期間，必須對所有動態(tài)單元刷新一遍。各動態(tài)芯片可同時刷新，片內按行刷新非破壞性讀出的動態(tài)M，需補充電荷以保持原來的信息。刷新邏輯(專門處理)2ms3.刷新方法（按行讀）。注意刷新與重寫的區(qū)別。破壞性讀出后重寫，以恢復原來的信息。154對主存的訪問由CPU提供行、列地址，隨機訪問2ms內集中安排所有刷新周期。CPU訪存：4.刷新周期的安排方式死區(qū)用在實時要求不高的場合。動態(tài)芯片刷新：由刷新地址計數器提供行地址，定時刷新（1）集中刷新R/W刷新R/W刷新2ms50ns對主存的訪問由CPU提供行、列地址，隨機訪問2ms內集中安排155例如，一個存儲器有1024行，系統(tǒng)工作周期為2OOns。RAM刷新周期為2ms。這樣，在每個刷新周期內共有10000個工作周期，其中用于再生的為1024個工作周期，用于讀