FPGA系統(tǒng)設(shè)計(jì)黃金法則

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FPGA系統(tǒng)設(shè)計(jì)是工程師每天工作都會(huì)用到的軟件，那么下面的FPGA系統(tǒng)設(shè)計(jì)黃金法那么對(duì)工程師來(lái)說(shuō)是很有必要掌管的。一起來(lái)看看吧!

一.面積與速度的平衡互換原那么

這里的面積指的是FPGA的芯片資源，包括規(guī)律資源和I/O資源等;這里的速度指的是FPGA工作的最高頻率和DSP或者ARM不同，F(xiàn)PGA設(shè)計(jì)的工作頻率是不固定的，而是和設(shè)計(jì)本身的延遲精細(xì)相連。在實(shí)際設(shè)計(jì)中，使用最小的面積設(shè)計(jì)出最高的速度是每一個(gè)開(kāi)發(fā)者追求的目標(biāo)，但是"魚(yú)和熊掌不成兼得'，取舍之間表示了一個(gè)開(kāi)發(fā)者的聰慧。

1.速度換面積

速度優(yōu)勢(shì)可以換取面積的儉約。面積越小，就意味著可以用更低的本金來(lái)實(shí)現(xiàn)產(chǎn)品的功能。速度換面積的原那么在一些較繁雜的算法設(shè)計(jì)中往往會(huì)用到。在這些算法設(shè)計(jì)中，流水線(xiàn)設(shè)計(jì)往往是務(wù)必用到的技術(shù)。在流水線(xiàn)的設(shè)計(jì)中，這些被重復(fù)使用但是使用次數(shù)不同的模塊將會(huì)占用大量的FPGA資源。對(duì)FPGA的設(shè)計(jì)技術(shù)舉行改造，將被重復(fù)使用的算法模塊提煉出最小的復(fù)用單元，并利用這個(gè)最小的高速代替原設(shè)計(jì)中被重復(fù)使用但次數(shù)不同的模塊。當(dāng)然，在改造的'過(guò)程中必然會(huì)增加一些其他的資源來(lái)實(shí)現(xiàn)這個(gè)代替的過(guò)程。但是只要速度具有優(yōu)勢(shì)，那么增加的這片面規(guī)律照舊能夠?qū)崿F(xiàn)降低面積提高速度的目的。

可以看到，速度換面積的關(guān)鍵是高速根本單元的復(fù)用。

2.面積換速度

在這種方法中面積的復(fù)制可以換取速度的提高。支持的速度越高，就意味著可以實(shí)現(xiàn)更高的產(chǎn)品性能。一些提防產(chǎn)品性能的應(yīng)用領(lǐng)域可以采用并行處理技術(shù)，實(shí)現(xiàn)面積換速度。

二.硬件可實(shí)現(xiàn)原那么

FPGA設(shè)計(jì)通常會(huì)使用HDL語(yǔ)言，譬如VerilogHDL或者VHDL。當(dāng)采用HDL語(yǔ)言來(lái)描述一個(gè)硬件電路功能的時(shí)候，確定要確保代碼描述的電路是硬件可實(shí)現(xiàn)的。

VerilogHDL語(yǔ)言的語(yǔ)法與C語(yǔ)言很好像，但是它們之間有著本質(zhì)的識(shí)別。C語(yǔ)言是基于過(guò)程的高級(jí)語(yǔ)言，編譯后可以在CPU上運(yùn)行。而VerilogHDL語(yǔ)言描述的本身就是硬件布局，編譯后是硬件電路。因此，有些語(yǔ)句在C語(yǔ)言的環(huán)境中應(yīng)用是沒(méi)有問(wèn)題的，但是在HDL語(yǔ)言環(huán)境下就會(huì)導(dǎo)致結(jié)果不正確或者不夢(mèng)想。如：

fori=0;i16;i++

DoSomething;

在C語(yǔ)言中運(yùn)行沒(méi)有任何問(wèn)題，但是在VerilogHDL的環(huán)境下編譯就會(huì)導(dǎo)致綜合后的資源嚴(yán)重濫用。

三.同步設(shè)計(jì)原那么

同步電路和異步電路是FPGA設(shè)計(jì)的兩種根本電路布局形式。

異步電路的最大缺點(diǎn)是會(huì)產(chǎn)生毛刺。同步設(shè)計(jì)的核心電路