新編1632位微型計算機原理及應用(李繼燦主編)第7章課件

第7章存儲器系統(tǒng)7.1概述1.存儲系統(tǒng)概念由n（n>=2）個速度、容量、價格各不相同的存儲器組成由硬件或軟件進行輔助管理的系統(tǒng)稱為存儲系統(tǒng)。下圖是一個典型的存儲系統(tǒng)。

M1(T1,S1,C1)M2(T2,S2,C2)Mn(Tn,Sn,Cn)T≈min(T1,T2,…Tn),用訪問時間來表示S≈max(S1,S2,…Sn),用MB或GB表示C≈min(C1,C2,…Cn),用每位的價格來表示從外部看存儲系統(tǒng)原理2.存儲器的體系結構存儲系統(tǒng)的設計始終圍繞著解決速度（訪問時間T）、容量（S）和價格（C）之間的矛盾而進行的。（1）訪存局部性原理從大量的統(tǒng)計中可以得到這樣一個規(guī)律：程序對存儲空間的90％的訪問局限于存儲空間的10％的區(qū)域中，而另外10％的訪問則分布在存儲空間的其余90％的區(qū)域中。（2）層次化存儲系統(tǒng)

根據(jù)訪存局部性原理來解決存儲器容量和速度的矛盾，就是要求將計算機頻繁訪問的數(shù)據(jù)存放在速度較高的存儲介質中，而將不頻繁訪問的數(shù)據(jù)存放在速度較慢但價格較低的存儲介質中，為此人們想到了層次化的存儲器實現(xiàn)方法。下圖示出了按這種方式構成的存儲器系統(tǒng)。

3.存儲器系統(tǒng)的設計目標

存儲器系統(tǒng)設計目標之一就是要以較小的成本使存儲器系統(tǒng)與處理機的速度相匹配，或者說達到與處理機相應的工作速度和傳輸頻帶寬度。同時還要求存儲器有盡可能大的容量。內存條:由于動態(tài)RAM集成度高，價格較便宜，在微機系統(tǒng)中使用的動態(tài)RAM組裝在一個條狀的印刷板上。系統(tǒng)配有動態(tài)RAM刷新控制電路，不斷對所存信息進行“再生”。

2.ROM:只讀存儲器只讀存儲器是指：所存信息只能讀出,不能寫入。掩模式ROM：初始信息是在芯片制造時寫入的。EPROM：初始信息是在專門的寫入器上寫入的。3.ROM/EPROM在微機系統(tǒng)中的應用:

存放“基本輸入/輸出系統(tǒng)程序”(簡稱BIOS)。

BIOS是計算機最底層的系統(tǒng)管理程序,操作系統(tǒng)和用戶程序均可調用。4.高速緩沖存儲器Cache:Cache位于CPU與主存儲器之間，由高速靜態(tài)RAM組成。容量較小，為提高整機的運行速度而設置,應用程序不能訪問Cache，CPU內部也有Cache。二.

存儲器容量:存儲器由若干“存儲單元”組成，每一單元存放一個“字節(jié)”的信息。1字節(jié)即為8位二進制數(shù)2字節(jié)即為1個“字”4字節(jié)即為1個“雙字”1K容量為1024個單元

1M=1024K=1024*1024單元

1G=1024M1T=1024G4G容量的存儲器地址范圍：0000,0000H～FFFF,FFFFH

由32根地址線提供地址碼。2.存儲器讀寫示意:

為了讀寫存儲器，由地址譯碼電路對地址碼進行“翻譯”，從而“選中”某一單元，在CPU的存儲器讀命令的控制下讀出某一單元的內容→數(shù)據(jù)線。在存儲器寫命令的控制下把數(shù)據(jù)線信息→某一個存儲單元。下面以動畫方式演示讀寫過程：讀存儲器：讀出某一單元的內容→數(shù)據(jù)線。CPU數(shù)據(jù)線00000H00001HFFFFFHCPU地址線地址譯碼器讀寫控制電路存儲器由地址譯碼電路對地址碼進行“翻譯”,A18A19A0從而“選中”某一在CPU的單元,12345H存儲器讀命令的控制下,存儲器讀命令

寫存儲器：讀出某一單元的內容→數(shù)據(jù)線。00000H00001HFFFFFHCPU地址線地址譯碼器讀寫控制電路存儲器由地址譯碼電路對地址碼進行“翻譯”,A18A19A0從而“選中”某一在CPU的單元,12345H存儲器寫命令的控制下,存儲器寫命令

CPU數(shù)據(jù)線XXH例如：存儲器容量為8K×8bit，若選用2114芯片(1K×4bit)，則需要：8K×8bit1K×4bit=8×2=16片（1）位擴展

位擴展指只在位數(shù)方向擴展(加大字長)，而芯片的字數(shù)和存儲器的字數(shù)是一致的。

位擴展的連接方式是將各存儲芯片的地址線、片選線和讀／寫線相應地并聯(lián)起來，而將各芯片的數(shù)據(jù)線單獨列出。

例如：用64k×1bit的SRAM芯片組成64k×8bit的存儲器，所需芯片數(shù)為：64K×8bit64K×1bit=1×8=8片具體的連接方法：8個芯片的地址線A15~A0分別連在一起，各芯片的片選信號CS以及讀／寫控制信號線也都分別連到一起，只有數(shù)據(jù)線D7~D0各自獨立，每片代表一位，如圖所示。(2)字擴展

字擴展是指僅在字數(shù)方向擴展，而位數(shù)不變。

字擴展將芯片的地址線、數(shù)據(jù)線、讀／寫線并聯(lián)，由片選信號來區(qū)分各個芯片。例如：用16k×8bit的SRAM芯片組成64k×8bit的存儲器，所需芯片數(shù)為：64K×8bit16K×8bit=4×1=4片具體連接方法是：四個芯片的地址線A13~A0，數(shù)據(jù)線D7~D0及讀／寫控制信號WE而都是同名信號并聯(lián)在一起，高位地址線A14、A15經(jīng)過一個地址譯碼器產生四個片選信號WEi，分別選中四個芯片中的一個，如圖所示。

(3)字和位同時擴展當構成一個容量較大的存儲器時，往往需要在字數(shù)方向和位數(shù)方向上同時擴展，這是將前兩種擴展組合起來，實現(xiàn)起來也是很容易。用8片16k×4的SRAM芯片組成64K×8存儲器的示意圖如下：2.存儲芯片的地址分配和片選

CPU要實現(xiàn)對存儲單元的訪問，首先要選擇存儲芯片，即進行片選；實現(xiàn)片選的方法可分為三種：線選法全譯碼法部分譯碼法

例：采用4片2K×8用線選法構成8K×8存儲器的連接圖。

設地址總線有20位(A19~A0)，采用線選法，各芯片的地址范圍為：芯片A19~A15A14~A11A10~A0地址范圍0# 0…0 1110 07000H~077FFH1# 0…0 1101 06800H~06FFFH2# 0…0 1011 05800H~05FFFH3# 0…0 0111 03800H~03FFFH00…011…100…011…100…011…100…011…1

線選法的優(yōu)點是不需要地址譯碼器，線路簡單，選擇芯片不須外加邏輯電路，但僅適用于連接存儲芯片較少的場合。同時，線選法不能充分利用系統(tǒng)的存儲器空間，且把地址空間分成了相互隔離的區(qū)域，給編程帶來了一定的困難。

(2)全碼譯法

全譯碼法將片內尋址外的全部高位地址線作為地址譯碼器的輸入，把經(jīng)譯碼器譯碼后的輸出作為各芯片的片選信號，將它們分別接到存儲芯片的片選端，以實現(xiàn)對存儲芯片的選擇。

前例：4片2K×8的存儲芯片用全譯碼法構成8k×8存儲器，各個芯片的地址范圍：

芯片A19~A13A12~A11A10~A0地址范圍0# 0…0 00 00000H~007FFH1# 0…0 01 00800H~00FFFH2# 0…0 10 01000H~017FFH3# 0…0 11 01800H~01FFFH00…011…100…011…100…011…100…011…1全譯碼法的優(yōu)點是每片(或組)芯片的地址范圍是唯一確定的，而且是連續(xù)的，也便于擴展，不會產生地址重疊的存儲區(qū)，但全譯碼法對譯碼電路要求較高，如上例中，A11~A19共9根地址線都要參與譯碼。(3)部分譯碼部分譯碼即用除片內尋址外的高位地址的一部分來譯碼產生片選信號。前例：4片2K×8的存儲芯片用全譯碼法構成8k×8存儲器，需要四個片選信號，因此只要用兩位地址線來譯碼產生。由于尋址8K×8存儲器時末用到高位地址A19~A13，所以只要A12=Al1＝0，而無論A19~A13取何值，均選中第一片，只要A12=0，A11=1，而無論A19~A13取何值，均選中第二片，…。也就是說，8KRAM中的任一個存儲單元，都對應有2（20-13）＝27個地址，這種一個存儲單元出現(xiàn)多個地址的現(xiàn)象稱地址重疊。從地址分布來看，這8KB存儲器實際上占用了CPU全部的空間(1MB)。每片2K×8的存儲芯片有1M／4=256K的地址重疊區(qū)，如下圖所示：令未用到的高位地址全為0，這樣確定的存儲器地址稱為基本地址。01238K×8bit存儲器0000H07FFH0800H0FFFH1000H17FFH1800H1FFFH01231M×8bit存儲空間00000H007FFH00800H00FFFH01000H017FFH01800H01FFFH012300200H027FFH...2K2K2K2K2K2K2K2K8Kbit8Kbit...地址重疊區(qū)示意圖本例中8K×8存儲器的基本地址即00000H~007FFH。

部分譯碼法較全譯碼法簡單，但存在地址重疊區(qū)。在實際應用中，存儲芯片的片選信號可根據(jù)需要選擇上述某種方法或幾種方法并用。

二、CPU與主存儲器的連接1．主存和CPU之間的硬連接主存與CPU的硬連接有三組連線：地址總線(AB)、數(shù)據(jù)總線(DB)和控制總線(CB)，存儲器地址寄存器(MAR)和存儲器數(shù)據(jù)寄存器(MDR)是主存和CPU之間的接口。

DRAM與CPU的連接

SRAM或ROM與CPU的連接都比較簡單，而DRAM由于行、列地址復用一組引腳,所以需用多路轉換器；在行地址中，又要能接人刷新地址，因此也要有多路轉換器。它與CPU間的接口電路如圖所示。

三、PC機的存儲器組織數(shù)據(jù)總線一次能并行傳送的位數(shù)．稱為總線的數(shù)據(jù)通路寬度，常見的有8位、16位、32位、64位幾種。但大多數(shù)主存儲器常采取字節(jié)編址，每次訪存允許讀／寫8位，以適應對字符類信息的處理。

1．8位存儲器接口如果數(shù)據(jù)總線為8位(如微機系統(tǒng)中的PC總線)，而主存按字節(jié)編址，則匹配關系比較簡單。對于8位(或準16位)的微處理器，典型的時序安排是占用4個CPU時鐘周期，稱為Tl~T4，構成一個總線周期，一個總線周期中讀／寫8位。

16位存儲器接口

對于16位的微處理器8086(或80286)，在一個總線周期內可讀／寫兩個字節(jié)，即先送出偶地址，然后同時讀／寫這個偶地址單元和隨后的奇地址單元，用低8位數(shù)據(jù)總線傳送偶地址單元的數(shù)據(jù)，用高8位數(shù)據(jù)總線傳送奇地址單元的數(shù)據(jù)，這樣讀／寫的字(16位)被稱為規(guī)則字。如果讀／寫的是非規(guī)則字，即是從奇地址開始的字，這時需要安排兩個總線周期才能實現(xiàn)。

為了實現(xiàn)這樣的傳送、需要將存儲器分為兩個存儲體，如圖所示。一個存儲體的地址均為偶數(shù)，稱為偶地址(低字節(jié))存儲體，它與低8位數(shù)據(jù)線相連；另一個存儲體的地址均為奇數(shù)，稱為奇地址(高字節(jié))存儲體．與高8位數(shù)據(jù)線相連。8086微處理器的地址線A19~A1同時送至兩個存儲體，/BHE(高位存儲體)和最低位地址線A0用來選擇一個或兩個存儲體進行數(shù)據(jù)傳送。8086的存儲器組織

BHE

...00001H00003H00005HFFFFH奇存儲體512KBD15~D8

...00000H00002H00004HFFFEH偶存儲體512KBD7~D0A0A19