常用中規(guī)模組合邏輯電路設(shè)計(jì)

會計(jì)學(xué)1常用中規(guī)模組合邏輯電路設(shè)計(jì)中規(guī)模通用集成電路應(yīng)用

數(shù)據(jù)選擇器譯碼器

編碼器

二進(jìn)制并行加法器第1頁/共78頁

加法器11011001+A=1101,B=1001，計(jì)算A+B。011010011加法運(yùn)算的基本規(guī)則：(1)逢二進(jìn)一。(2)最低位是兩個(gè)數(shù)最低位的疊加，不需考慮進(jìn)位。(3)其余各位都是三個(gè)數(shù)相加，包括加數(shù)被、加數(shù)和低位來的進(jìn)位。(4)任何位相加都產(chǎn)生兩個(gè)結(jié)果：本位和、向高位的進(jìn)位。用半加器實(shí)現(xiàn)用全加器實(shí)現(xiàn)第2頁/共78頁半加器1+)010+)110+)001+)110進(jìn)位C半加器真值表ABSC0000011010101101S=AB+AB=ABC=AB

半加運(yùn)算不考慮從低位來的進(jìn)位。設(shè)：A加數(shù)；B被加數(shù)；S本位和；C進(jìn)位。第3頁/共78頁S=AB+AB=ABC=AB半加器邏輯電路圖A&＝1BSC半加器COABSC第4頁/共78頁全加器全加器CICOAnBnCn-1SnCn本位加數(shù)低位向本位的進(jìn)位本位和本位向高位的進(jìn)位

能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。第5頁/共78頁全加器真值表Cn-1AnBnSnCn

0000000110010100110110010101011100111111能否用兩個(gè)半加器來實(shí)現(xiàn)全加器功能？第6頁/共78頁Sn=Cn-1

(An

Bn)Cn=AnBn+Cn-1(An

Bn)An&＝1Bn&＝1Cn-1SnCn1全加器由2個(gè)半加器構(gòu)成一個(gè)全加器半加器第7頁/共78頁全加器的邏輯圖和邏輯符號第8頁/共78頁

用與門、或門實(shí)現(xiàn)第9頁/共78頁

用與或非門實(shí)現(xiàn)先求Si和Ci。為此，合并值為0的最小項(xiàng)。再取反，得：第10頁/共78頁第11頁/共78頁

實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、串行進(jìn)位加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號是由低位向高位逐級傳遞的，速度不高。加法器第12頁/共78頁2、并行進(jìn)位加法器（超前進(jìn)位加法器）本位進(jìn)位生成項(xiàng)本位運(yùn)算結(jié)果進(jìn)位表達(dá)式和表達(dá)式4位超前進(jìn)位加法器遞推公式第13頁/共78頁超前進(jìn)位發(fā)生器第14頁/共78頁加法器的級連集成二進(jìn)制4位超前進(jìn)位加法器第15頁/共78頁1、8421BCD碼轉(zhuǎn)換為余3碼BCD碼+0011=余3碼2、二進(jìn)制并行加法/減法器C0-1＝0時(shí)，B0=B，電路執(zhí)行A+B運(yùn)算；當(dāng)C0-1＝1時(shí)，B1=B，電路執(zhí)行A－B=A+B運(yùn)算。加法器的應(yīng)用第16頁/共78頁例3用一個(gè)4位二進(jìn)制并行加法器和六個(gè)與門設(shè)計(jì)一個(gè)乘法器，實(shí)現(xiàn)A×B,其中A=a3a2a1,B=b2b1.

解：根據(jù)乘數(shù)和被乘數(shù)的取值范圍，可知乘積范圍處在0～21之間。故該電路應(yīng)有5個(gè)輸出，設(shè)輸出用Z5Z4Z3Z2Z1表示，兩數(shù)相乘求積的過程如下：

被乘數(shù)

a3a2a1×

乘數(shù)b2b1a3b1a2b1a1b1＋

a3b2a2b2a1b2Z5Z4Z3Z2Z1第17頁/共78頁第18頁/共78頁

例4用4位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)用余3碼表示的1位十進(jìn)制數(shù)加法器。

解:根據(jù)余3碼的特點(diǎn)，兩個(gè)余3碼表示的十進(jìn)制數(shù)相加時(shí)，需要對相加結(jié)果進(jìn)行修正。修正法則是：若相加結(jié)果無進(jìn)位產(chǎn)生，則"和"需要減3；若相加結(jié)果有進(jìn)位產(chǎn)生，則"和"需要加3。

據(jù)此，可用兩片4位二進(jìn)制并行加法器和一個(gè)反相器實(shí)現(xiàn)給定功能，邏輯電路圖如圖7.6所示。其中，片Ⅰ用來對兩個(gè)1位十進(jìn)制數(shù)的余3碼進(jìn)行相加，片Ⅱ用來對相加結(jié)果進(jìn)行修正。修正控制函數(shù)為片Ⅰ的進(jìn)位輸出FC4，當(dāng)FC4=0時(shí)，將片Ⅰ的"和"輸出送至片Ⅱ，并將其加上二進(jìn)制數(shù)1101(即采用補(bǔ)碼實(shí)現(xiàn)運(yùn)算結(jié)果減二進(jìn)制數(shù)0011)；當(dāng)FC4=1時(shí)，將片Ⅰ的"和"輸出送至片Ⅱ，并將其加上二進(jìn)制數(shù)0011，片Ⅱ的"和"輸出即為兩余3碼相加的"和"數(shù)。第19頁/共78頁第20頁/共78頁能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。串行進(jìn)位加法器電路簡單、但速度較慢，超前進(jìn)位加法器速度較快、但電路復(fù)雜。加法器除用來實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。加法器小結(jié)第21頁/共78頁譯碼器

譯碼器:是對具有特定含義的輸入代碼進(jìn)行“翻譯”，將其轉(zhuǎn)化成相應(yīng)的輸出信號。常見譯碼器有二進(jìn)制譯碼器、二-十進(jìn)制譯碼器和數(shù)字顯示譯碼器。

二進(jìn)制譯碼器是:能將n個(gè)輸入變量變換成2n個(gè)輸出函數(shù)，且輸出函數(shù)與輸入變量構(gòu)成的最小項(xiàng)具有對應(yīng)關(guān)系的一種多輸出組合邏輯電路。

第22頁/共78頁

二進(jìn)制譯碼器常用類型:2線—4線譯碼器型號:74LS1393線—8線譯碼器型號:74LS1384線—16線譯碼器型號:74LS154用途:計(jì)算機(jī)中的地址譯碼電路第23頁/共78頁(1)2線—4線譯碼器

A1A0Y1Y3Y0Y2真值表Y2A1A0Y1Y3001110011101101011110111Y0Y0畫關(guān)于的卡諾圖A1A001111100Y0=A1+A0=A1A0寫出關(guān)于的邏輯式Y(jié)0第24頁/共78頁同理寫出其他輸出量的邏輯式Y(jié)0=A1+A0=A1A0Y2=A1+A0=A1A0Y1=A1+A0=A1A0Y3=A1+A0=A1A011&&&&Y0Y1Y2Y3A1A074LS139第25頁/共78頁(2)3線—8線譯碼器（74LS138）A0A1A2Y0Y1Y7A2A1A0000只

=0Y0001只

=0Y1111只

=0Y7(邏輯電路設(shè)計(jì)略,設(shè)計(jì)方法同2—4譯碼器)第26頁/共78頁74LS138引腳排列圖和邏輯符號第27頁/共78頁輸

入

S1

S2+S3

A2

A1

A0輸

出

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y71

0

0

0

0

1

0

0

0

1

1

0

0

1

0

1

0

0

1

1

1

0

1

0

0

1

0

1

0

1

1

0

1

1

0

1

0

1

1

1

0

d

d

d

d

d

1

d

d

d0

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

1

1

1

1

1

1

1

174LS138譯碼器真值表

第28頁/共78頁

例1用譯碼器和與非門實(shí)現(xiàn)邏輯函數(shù)

F(A,B,C,D)=∑m(2,4,6,8,10,12,14)

解:給定的邏輯函數(shù)有4個(gè)邏輯變量，可采用4-16線的譯碼器和與非門實(shí)現(xiàn)。也可以充分利用譯碼器的使能輸入端，用3-8線譯碼器實(shí)現(xiàn)4變量邏輯函數(shù)。第29頁/共78頁將邏輯變量B、C、D分別接至片Ⅰ和片Ⅱ的輸入端A2、A1、A0，邏輯變量A接至片Ⅰ的使能端和片Ⅱ的使能端S1。這樣，當(dāng)輸入變量A=0時(shí)，片Ⅰ工作，片Ⅱ禁止，由片Ⅰ產(chǎn)生m0～m7；當(dāng)A=1時(shí)，片Ⅱ工作，片Ⅰ禁止，由片Ⅱ產(chǎn)生m8～m15。將譯碼器輸出中與函數(shù)相關(guān)的項(xiàng)進(jìn)行"與非"運(yùn)算，即可實(shí)現(xiàn)給定函數(shù)F的功能。第30頁/共78頁(3)4線—16線譯碼器（74LS154）(邏輯電路設(shè)計(jì)略,設(shè)計(jì)方法同2—4譯碼器)0001只

=0A2A1A00000只

=0Y0Y11111只

=0Y15A3A0A1A2Y0Y1Y15A3第31頁/共78頁譯碼器的應(yīng)用舉例:(1)模擬信號多路轉(zhuǎn)換的數(shù)字控制輸入模擬電壓模擬電子開關(guān)u0u1u2u3譯碼器A1A0Y0Y1Y2Y3u輸出模擬電壓數(shù)字控制信號第32頁/共78頁(2)計(jì)算機(jī)中存儲器單元及輸入輸出接口的尋址0單元1單元2單元3單元控制門控制門控制門控制門譯碼器A1A0Y0Y1Y2Y3或接口單元存儲器單元

計(jì)算機(jī)中央控制單元

(CPU)數(shù)據(jù)線地址線單元選擇線第33頁/共78頁

二-十進(jìn)制譯碼器的功能:

將4位BCD碼的10組代碼翻譯成10個(gè)十進(jìn)制數(shù)字符號對應(yīng)的輸出信號。

二-十進(jìn)制譯碼器74LS42譯碼器引腳排列圖

第34頁/共78頁74XX42BCD—十進(jìn)制譯碼器功能表數(shù)

字BCD輸入十進(jìn)制輸出DCBA012345678900000LHHHHHHHHH10001HLHHHHHHHH20010HHLHHHHHHH30011HHHLHHHHHH40100HHHHLHHHHH50101HHHHHLHHHH60110HHHHHHLHHH70111HHHHHHHLHH81000HHHHHHHHLH91001HHHHHHHHHL無

效1010HHHHHHHHHH1011HHHHHHHHHH1100HHHHHHHHHH1101HHHHHHHHHH1110HHHHHHHHHH1111HHHHHHHHHH第35頁/共78頁

顯示譯碼器二-十進(jìn)制編碼顯示譯碼器顯示器件在數(shù)字系統(tǒng)中，常常需要將運(yùn)算結(jié)果用人們習(xí)慣的十進(jìn)制顯示出來，這就要用到顯示譯碼器。第36頁/共78頁顯示器件：常用的是七段顯示器件七段LED顯示器－－數(shù)碼管abcdefg第37頁/共78頁顯示器件：常用的是七段顯示器件abcdfgabcdefg111111001100001101101e第38頁/共78頁七段顯示譯碼電路真值表十進(jìn)制數(shù)

A3A2A1A0

YaYbYcYdYeYfYg

顯示字形

0

0000

11111

100

1

0001

01100001

2

001011011012

3

001111110013

4

010001100114

5

010110110115

6011000111116

7

011111100007

8

100011111118

9

100111100119

第39頁/共78頁A3A2A1A000110100100111101111111000無所謂項(xiàng)當(dāng)1處理先設(shè)計(jì)輸出Ya的邏輯表示式及電路圖Ya=A3+A2A0+A2A1+A2A0=A3?A2A0?A2A1?A2A0A3A2A1A0Ya000001100010200101

300111

401000

501011

601100701111810001

910011第40頁/共78頁以同樣的方法可設(shè)計(jì)出Yb-Yg的邏輯表示式及其電路圖；將所有電路圖畫在一起，就得到總電路圖。將此電路圖集成化，得到七段顯示譯碼器的集成電路74LS4874LS48GNDVcc電源＋5V地A3A2A1A0YaYbYdYfYeYgYcLTIBIBR七段數(shù)碼管顯示譯碼器第41頁/共78頁IB為0時(shí)，使Ya--Yg=0，全滅。IBR

為0，且A3～A0＝0時(shí)，使Ya-Yg=0，全滅?？刂贫丝刂贫似叨螖?shù)碼管顯示譯碼器輸入數(shù)據(jù)輸出為0時(shí)，使Ya--Yg=1,亮“8”，說明工作正常。LT：測試端LTIB：滅燈端(輸入)IBR：滅零輸入端：滅零輸出端YBR控制端功能74LS48GNDVcc電源＋5V地A3A2A1A0YaYbYdYfYeYgYcLTIBRIB/YBRYBR，當(dāng)IBR＝0且A3～A0＝0時(shí)，YBR＝0；否則YBR＝1第42頁/共78頁七段顯示譯碼器74LS48與數(shù)碼管的連接＋5Vabcdefg74LS48GNDVcc電源＋5VA3A2A1A0YaYbYdYfYeYgYcLTIBIBR輸入信號此三控制端不用時(shí)，通過電阻接高電平。BCD碼第43頁/共78頁編碼器編碼是譯碼的反過程，是給不同的輸入信號分配一個(gè)二進(jìn)制代碼的過程

根據(jù)編碼信號的不同，可分為二進(jìn)制編碼器和二-十進(jìn)制編碼器(又稱十進(jìn)制-BCD碼編碼器)根據(jù)對被編碼信號的不同要求，可分為普通編碼器和優(yōu)先編碼器

普通二進(jìn)制編碼器給出輸入的信號對應(yīng)的二進(jìn)制編碼，有2n個(gè)輸入信號和n個(gè)輸出信號，稱為2n：n線編碼器。二-十進(jìn)制編碼器的輸入信號是互斥的，即任何時(shí)候只允許一個(gè)輸入端為有效信號。第44頁/共78頁二、編碼器功能：輸入m位代碼輸出n位二進(jìn)制代碼m≤2n邏輯功能：任何一個(gè)輸入端接低電平時(shí)，三個(gè)輸出端有一組對應(yīng)的二進(jìn)制代碼輸出（一）二進(jìn)制編碼器將輸入信號編成二進(jìn)制代碼的電路如圖：三位二進(jìn)制編碼器（8線—3線編碼器）。任何時(shí)刻只允許一個(gè)輸入端有信號輸入第45頁/共78頁優(yōu)先編碼器優(yōu)先編碼器就是在輸入端有多個(gè)有效信號時(shí)，按照優(yōu)先級的順序?qū)?yōu)先級高的進(jìn)行編碼的編碼器，低優(yōu)先級的不進(jìn)行編碼。注意書中page195頁的真值表，表中“d”代表任意項(xiàng)，可以看出同時(shí)幾個(gè)輸入信號有效時(shí)，編碼器將輸出優(yōu)先級最高的那個(gè)輸入信號所對應(yīng)的二進(jìn)制編碼，這里是I7優(yōu)先級最高，并且是低電平有效。第46頁/共78頁8線—3線優(yōu)先編碼器74LS148編碼輸出編碼輸入使能輸入使能輸出擴(kuò)展輸出第47頁/共78頁～：輸入，低電平有效。優(yōu)先級別依次為～～：編碼輸出端：使能輸入端；＝０時(shí)，編碼，＝１時(shí)，禁止編碼。：使能輸出端，編碼狀態(tài)下（=0），若無輸入信號，=0：擴(kuò)展輸出端，編碼狀態(tài)下（=0），若有輸入信號，=0管腳定義：第48頁/共78頁優(yōu)先編碼器的應(yīng)用(1)用優(yōu)先編碼器74LS148設(shè)計(jì)一個(gè)能對16路中斷請求進(jìn)行優(yōu)先級裁決的中斷優(yōu)先編碼器。

解：（1）編碼器輸入16線,用兩片8-3線編碼器，高位為第一片，低位為第二片（2）實(shí)現(xiàn)優(yōu)先編碼：高位選通輸出與低位控制端連接（3）第一片工作時(shí),編碼器輸出：0000-0111第二片工作時(shí),編碼器輸出:1000-1111第49頁/共78頁

數(shù)據(jù)選擇器和數(shù)據(jù)分配器在多個(gè)通道中選擇其中的某一路，或多個(gè)信息中選擇其中的某一個(gè)信息傳送或加以處理。將傳送來的或處理后的信息分配到各通道去。數(shù)據(jù)選擇器數(shù)據(jù)分配器多輸入一輸出選擇一輸入多輸出分配第50頁/共78頁52

數(shù)據(jù)選擇器集成組合邏輯電路從多個(gè)數(shù)據(jù)中選擇出一個(gè)數(shù)據(jù)通道，也叫多路轉(zhuǎn)換器其功能類似一個(gè)多頭開關(guān)，是一個(gè)多輸入、單輸出的組合邏輯電路。D0D1FA輸入輸出控制第51頁/共78頁53

2選1數(shù)據(jù)選擇器1&&D0D1A1FAF0D01D1F=AD0+AD1輸入數(shù)據(jù)輸出數(shù)據(jù)控制信號集成化D0D1YA型號:74LS157第52頁/共78頁54

4選1數(shù)據(jù)選擇器(集成電路型號:74LS153)A1

A0Y

00

D0

01

D110

D2

11

D3

Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3D0A0D3D2D1A1Y第53頁/共78頁55Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3&&&&1DOD1D2D311YA0A1第54頁/共78頁56&&123456&&78910111213141516地1Y1D01D11D21D3A12S2D22Y2D02D12D3A0電源1STTL集成電路：雙4選1數(shù)據(jù)選擇器型號:74LS153（國產(chǎn)T1153--T4153)輸出輸入A0A1SY10000010100110D0D1D2D3第55頁/共78頁578選1數(shù)據(jù)選擇器-74LS151第56頁/共78頁58數(shù)據(jù)選擇器74LS151的擴(kuò)展第57頁/共78頁59數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)原理：從前述分析可知，數(shù)據(jù)選擇器是地址選擇變量的最小項(xiàng)輸出器；而任何一個(gè)邏輯函數(shù)都可以表示為最小項(xiàng)之和的標(biāo)準(zhǔn)形式。因此，用數(shù)據(jù)選擇器可以很方便地實(shí)現(xiàn)邏輯函數(shù)。方法：表達(dá)式比較法（公式法）；卡諾圖比較法。1）當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)相同時(shí)，可直接用數(shù)據(jù)選擇器來實(shí)現(xiàn)邏輯函數(shù)。2）當(dāng)邏輯函數(shù)的變量個(gè)數(shù)多于數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)時(shí)，應(yīng)分離出多余的變量，將余下的變量分別有序地加到數(shù)據(jù)選擇器的地址輸入端上。第58頁/共78頁60確定數(shù)據(jù)選擇器確定地址變量21n個(gè)地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實(shí)現(xiàn)n＋1個(gè)變量的函數(shù)。3個(gè)變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)1選用74LS153274LS153有兩個(gè)地址變量。第59頁/共78頁61求Di3（1）公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：4選1數(shù)據(jù)選擇器輸出信號的表達(dá)式：比較L和Y，得：3第60頁/共78頁62畫連線圖44

C

C01AB0

Y

74LS153

D0D1D2D3A1A0S

L

第61頁/共78頁63求Di的方法（2）真值表法C=1時(shí)L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0時(shí)L=1，故D1=C第62頁/共78頁64求Di的方法（3）圖形法D0D1D3D2第63頁/共78頁65用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)：例①選用8選1數(shù)據(jù)選擇器74LS151②設(shè)A2=A、A1=B、A0=C③求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1第64頁/共78頁66④畫連線圖第65頁/共78頁671）.用具有n個(gè)地址端的數(shù)據(jù)選擇器實(shí)現(xiàn)n變量函數(shù)

例1用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)Y=AB+AC+BC。解：A：表達(dá)式比較法求解。（1）將函數(shù)表達(dá)式轉(zhuǎn)換為標(biāo)準(zhǔn)與-或表達(dá)式如下：（2）令A(yù)=A2、B=A1、C=A0，將上述表達(dá)式與8選1數(shù)據(jù)選擇器輸出函數(shù)表達(dá)式比較可得：D0=D1=D2=D4=0，D3=D5=D6=D7=1第66頁/共78頁68解：B：卡諾圖比較法求解。（1）分別作出邏輯函數(shù)卡諾圖和