集成電路版圖設(shè)計-第六章

集成電路版圖設(shè)計周明珠

杭州電子科技大學電子信息學院第6章版圖設(shè)計6.1工藝流程定義6.2版圖幾何設(shè)計規(guī)則6.3圖元6.4版圖匹配設(shè)計6.5可靠性設(shè)計6.6Cadence軟件的使用版圖是集成電路設(shè)計者將設(shè)計并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形集成電路制造廠家根據(jù)這些信息來制造掩膜版圖的設(shè)計有特定的規(guī)則，這些規(guī)則是集成電路制造廠家根據(jù)自己的工藝特點而制定的設(shè)計者只有得到了廠家提供的規(guī)則以后，才能開始設(shè)計。很多集成電路的設(shè)計軟件都有設(shè)計版圖的功能，CadenceDesignSystem就是其中最突出的一種6.1工藝流程定義以臺灣半導體制造公司(TSMC)的0.35μmCMOS工藝為例Cadence軟件中內(nèi)置的庫為90nm和0.18um兩種（gpdk090,gpdk018)TSMC0.35umTSMC的0.35μm溝道尺寸和對應的電源電壓、電路布局圖中金屬布線層及其性能參數(shù)見表8.1。工藝層0.18um工藝特征FeaturesizeL=0.18umVDD1.8V/2.5VDeepNWELLtoreducesubstratenoiseMIMcapacitor(1fF/um^2)Thick-top-metalforinductor6Metal1PolyPolycideresistor(7.5Ohm/sq)HighN/Pimplantresistor(59Ohm/sq,133Ohm/sq)M1-M5(78mOhm/sq)Thicktop-metal(18mOhm/sq)6.2版圖幾何設(shè)計規(guī)則集成電路的制造必然受到工藝技術(shù)水平的限制，受到器件物理參數(shù)的制約，為了保證器件正確工作和提高芯片的成品率，要求設(shè)計者在版圖設(shè)計時遵循一定的設(shè)計規(guī)則，這些設(shè)計規(guī)則直接由流片廠家提供。設(shè)計規(guī)則（designrule）是版圖設(shè)計和工藝之間的接口。設(shè)計規(guī)則主要包括各層的最小寬度、層與層之間的最小間距等。最小寬度(minWidth)最小寬度指封閉幾何圖形的內(nèi)邊之間的距離如圖8.3所示：

圖寬度定義在利用DRC(設(shè)計規(guī)則檢查)對版圖進行幾何規(guī)則檢查時，對于寬度低于規(guī)則中指定的最小寬度的幾何圖形，計算機將給出錯誤提示。TSMC_0.35μmCMOS工藝中各版圖層的線條最小寬度最小間距(minSep)間距指各幾何圖形外邊界之間的距離，如圖8.4所示：TSMC_0.35μmCMOS工藝版圖各層圖形之間的最小間隔最小交疊(minOverlap)交迭有兩種形式：a)一幾何圖形內(nèi)邊界到另一圖形的內(nèi)邊界長度(overlap)，如圖8.5(a)b)一幾何圖形外邊界到另一圖形的內(nèi)邊界長度(extension)，如圖8.5(b)TSMC_0.35μmCMOS工藝版圖各層圖形之間最小交疊設(shè)計規(guī)則舉例圖多晶硅層相關(guān)設(shè)計規(guī)則的圖形關(guān)系（參見圖8.6）6.3圖元對版圖設(shè)計者來講，工藝能夠制造的有源和無源元件的版圖應該作為工藝元件庫事先從工藝廠家得到。必要時，設(shè)計者需要自己建立相應的元件庫6.3.1NMOS俯視圖6.3.1PMOS俯視圖6.3.1MOS管的可變參數(shù)MOS管的可變參數(shù)為：柵長(gate_length)、柵寬(gate_width)和柵指數(shù)(gates)。柵長(gate_length)指柵極下源區(qū)和漏區(qū)之間的溝道長度，最小值為2lambda=0.4μm。柵寬(gate_width)指柵極下有源區(qū)(溝道)的寬度，最小柵寬為3lambda=0.6μm。柵指數(shù)(gates)指柵極的個數(shù)。6.3.1MOS管的串并聯(lián)串聯(lián)：晶體管的S端和另一個晶體管的D端相連。并聯(lián)：晶體管的D端相連，S端相連。版圖上的串并聯(lián)。6.3.2集成電阻設(shè)計者在Cadence環(huán)境下CMOS工藝可用的電阻有多晶硅電阻、有源層電阻和阱區(qū)電阻。R的阻值均為方塊電阻與(L/W)的乘積電阻的可變參數(shù)：電阻寬度(width)、電阻值(R)多晶硅電阻多晶硅方塊電阻的典型值是0.5KΩ做電阻用的多晶硅是輕摻雜的，而作柵極用的多晶硅是重摻雜的阱區(qū)電阻因為阱是低摻雜的，方塊電阻較大，因此大阻值的電阻也可以用阱來做。N阱電阻的方塊電阻值為1011歐姆，該電阻一般在幾kΩ到幾百kΩ。MOS管電阻工作在線性區(qū)的MOS管可以用作電阻：R=Vds/Ids6.4版圖匹配設(shè)計（第7、12章）單元版圖復制技術(shù)元件周圍添加啞單元（dummy）公用重心設(shè)計6.5可靠性設(shè)計（第4章）靜電泄放-ESD保護保護電路天線效應

-大面積的金屬Metal1與柵極連接時，金屬就會作為一個天線在金屬蝕刻過程中會帶上電離子，電勢增加。進而使柵電勢增加，導致柵氧化層擊穿。電遷徙-定義單位寬度允許的最大電流6.6Cadence軟件的使用1.版圖設(shè)計環(huán)境（IC5141,IC610）CDB-CadenceDataBaseformatOA-OpenAccessformat(nowusedinIC6.1andlater)2.芯片版圖布局設(shè)計布局圖的一個重要的任務(wù)是安排焊盤集成電路必須是可測的實例直流信號交流信號輸入和輸出最好分別布置在芯片兩端，例如讓信號從左邊輸入，右邊輸出，這樣可以減少輸出到輸入的電磁干擾。對于小信號高增益放大器，這一點特別重要，設(shè)計不當會引起不希望的反饋，造成電路自激。應確保電路中各處電位相同。芯片內(nèi)部的電源線和地線應全部連通，對于襯底應該保證良好的接地。注意事項在正式用Cadence畫版圖之前，一定要先構(gòu)思，也就是要仔細想一想，每個管子打算怎樣安排，管子之間怎樣連接，最后的電源線、地線怎樣走。為差分對管提供電流的管子可以拆分----對于差分形式的電路結(jié)構(gòu)，最好在版圖設(shè)計時也講究對稱，這樣有利于提高電路性能。為了講究對稱，有時候需要把一個管子分成兩個，比如為差分對管提供電流的管子就可以拆成兩個、四個甚至更多。差分形式對稱的電路結(jié)構(gòu)，一般地線鋪在中間，電源線走上下兩邊，中間是大片的元件。注意事項（續(xù)）MOS管的尺寸（柵長、柵寬）是由電路模擬時候定下來的，畫MOS管時應按照這些尺寸進行。但是當MOS管的柵寬過大時，為了減小柵電阻和柵電容對電路性能的影響，我們需要減小每個MOS管的柵寬，為達到的所需的總柵寬可以采用并聯(lián)的方式。另外，對于NMOS管，我們應當充分保證其襯底接地，而PMOS管應當保證其襯底充分接高電平，特別MOS管流過大電流時，應該在管子周圍形成隔離環(huán)進行保護。注意事項（續(xù)）電阻可以用不同的材料形成，可選擇性很大，需要設(shè)計者進行選擇。比如根據(jù)的所需電阻值的大小，阻值的精確度，電阻的面積等來確定選用何種電阻。對于電阻寬度，我們也需要考慮，保證可以流過足夠大的電流，防止電阻被燒壞。可能整個電路的有效面積僅僅占整個芯片面積的很小一部分，因此對于芯片中的空閑面積，可以盡量設(shè)計成電容，利用這些電容來旁路外界電源和地對電路性能的影響。注意事項（續(xù)）一般信號線用第一層金屬，信號線交叉的地方用第二層金屬，整個電路與外部焊盤的接口用第三層金屬。但也不絕對，比如說某一條金屬線要設(shè)計允許通過的電流很大，用一條金屬線明顯很寬，就可以用兩條甚至三條金屬線鋪成兩層甚至三層，電流在每一層金屬線上流過去的量就小了二分之一。層與層是通過連接孔連接的，在可能的情況下適當增加接觸孔數(shù)，確保連接的可靠性。注意事項（續(xù)）

Schematic可以進行層次化模塊設(shè)計，整個電路圖分割成若干個子電路，子電路下面又可分割成子電路。Layout也要進行層次化模塊化設(shè)計。Schematic的子電路可以進行cellview的symbol提取，laytout不能進行symbol的提取，但是可以進行子模塊的調(diào)用。從版圖的每一小塊開始，就要進行DRC設(shè)計規(guī)則檢查，這樣能及早發(fā)現(xiàn)錯誤并給以糾正。因為Cadence不能夠在LVS的Errordisplay時顯示schematic子電路中的錯誤標記，所以從最基本的子電路開始，就要進行LVS檢查。設(shè)計版圖的基本步驟總結(jié)1)運行版圖編輯工具，建立版圖文件；2)在畫圖窗口內(nèi)根據(jù)幾何參數(shù)值調(diào)元