《系統(tǒng)設(shè)計與仿真綜合實驗》課程教學(xué)大綱

《系統(tǒng)設(shè)計與仿真綜合實驗》教學(xué)大綱課程英文名SystemDesignandSimulationcomprehensiveexperiment課程代碼03P0018學(xué)分2總學(xué)時2周課程類別集中實踐環(huán)節(jié)先修課程數(shù)字邏輯電路、單片機原理及應(yīng)用A、現(xiàn)代邏輯設(shè)計課程性質(zhì)限選適用專業(yè)電子信息工程開課學(xué)院信息工程學(xué)院一、課程地位與目標（一）課程地位本課程是電信信息工程專業(yè)一門必修的專業(yè)實踐課程，屬于研究設(shè)計類課程。在學(xué)習了電子線路、數(shù)字邏輯電路、現(xiàn)代邏輯設(shè)計等課程后，通過本課程設(shè)計這一集中實踐環(huán)節(jié)，培養(yǎng)學(xué)生對仿真工具和各種電子技術(shù)的綜合運用能力。該課程要求學(xué)生熟悉EDA軟件（QuartusII），能夠利用所學(xué)EDA技術(shù)知識完成一個具有完整功能的電子系統(tǒng)設(shè)計，從系統(tǒng)頂層模塊的劃分到各功能模塊的設(shè)計以及電路的仿真和下載，讓學(xué)生得到一次自主使用硬件描述語言描述電路的訓(xùn)練機會，從而加深學(xué)生對仿真的理解，提高學(xué)生使用EDA軟件工具的熟練程度，最終獲得初步電子系統(tǒng)設(shè)計經(jīng)驗，為以后進行工程實際問題的研究打下設(shè)計基礎(chǔ)。（二）課程目標1.掌握一種EDA軟件（QuartusII）的使用方法，能夠熟練進行設(shè)計輸入，編譯，軟件仿真、管腳分配、下載等全過程。2.掌握利用運用硬件描述語言對電子技術(shù)綜合問題進行設(shè)計，鞏固和加深對電子技術(shù)基礎(chǔ)知識的理解，培養(yǎng)學(xué)生獨立設(shè)計和綜合運用知識的能力。3.培養(yǎng)學(xué)生撰寫嚴謹?shù)?、有理論根?jù)的、實事求是的、文理通順的課程設(shè)計報告。二、課程目標與相關(guān)畢業(yè)要求的對應(yīng)關(guān)系課程目標課程目標對畢業(yè)要求的支撐程度（H、M、L）畢業(yè)要求3.1畢業(yè)要求3.2畢業(yè)要求3.3畢業(yè)要求4.2畢業(yè)要求4.3畢業(yè)要求4.4畢業(yè)要求5.1畢業(yè)要求5.2畢業(yè)要求10.1畢業(yè)要求10.2課程目標1M(0.05)M(0.05)M(0.05)課程目標2M(0.05)M(0.05)M(0.05)課程目標3H(0.2)H(0.2)H(0.15)H(0.15)注：1.支撐強度分別填寫H、M或L（其中H表示支撐程度高、M為中等、L為低）。2.畢業(yè)要求須根據(jù)課程所在專業(yè)培養(yǎng)方案進行描述。三、設(shè)計選題及任務(wù)要求序號參考選題任務(wù)與要求1基于FPGA數(shù)字跑表的設(shè)計1.跑表計時顯示范圍0.01s-59min59.99s，計時精度為10ms。2.具有清零、啟動計時、暫停計時功能3.時鐘源誤差不超過0.01s2基于FPGA數(shù)字鐘的設(shè)計1.設(shè)計一個能顯示秒、分、時的12小時數(shù)字鐘，可整點報時2.采用開發(fā)板上的時鐘信號產(chǎn)生秒脈沖3.計時計數(shù)器可以用24進制計時電路，可以手動對時分校正3基于FPGA交通信號燈控制器的設(shè)計1．設(shè)計交通控制器，由一條主干道和一條支干道構(gòu)成，每條支路有紅、黃、綠三色信號燈2．主干道綠燈時間45秒，支干道綠燈時間25秒，倒計時顯示3.綠燈到紅燈轉(zhuǎn)換過程中，亮5秒皇都進行過渡。4基于FPGA數(shù)字頻率計的設(shè)計1．設(shè)計一個能測量方波信號頻率的頻率計2.測量范圍0-999999HZ，精度為1HZ.3.用六個數(shù)碼管顯示5基于FPGA多功能波形發(fā)生器設(shè)計1．要求產(chǎn)生三種波形：方波、三角波，正弦波；2.每個波形周期采樣16個點；可輸出頻率分為有100HZ,200HZ,500HZ及1KHZ；6基于FPGA汽車尾燈控制器的設(shè)計1．汽車尾燈控制器共有正常行駛、剎車、左轉(zhuǎn)、右轉(zhuǎn)和故障模式2.左右轉(zhuǎn)時，燈亮1秒，滅1秒3.發(fā)生故障時，雙側(cè)閃爍，亮0.5秒，滅0.5秒7基于FPGA脈沖寬度測量儀的設(shè)計1．脈沖信號寬度的測量精度為1ms2.脈沖的寬度的測量范圍為0~10s3.測量值可以用5位數(shù)碼管顯示8基于FPGA搶答器的設(shè)計1.設(shè)計一個數(shù)字搶答器，每組設(shè)一個按鈕，用于搶答2.搶答器具有第一信號鑒別和鎖存功能3.設(shè)置復(fù)位按鈕，復(fù)位后進行搶答，搶答后顯示搶答組的號碼，并揚聲器發(fā)出3秒聲音注：學(xué)生可任選其中一個題目進行設(shè)計。四、課程設(shè)計的主要進程與時間安排序號主要進程教學(xué)內(nèi)容時間分配1下達任務(wù)講解本課程設(shè)計的相關(guān)要求，布置設(shè)計任務(wù)，學(xué)生選題第1天2選題與文獻查閱查閱文獻資料，選題，確定分組，并給出可行的設(shè)計方案。第2天3任務(wù)設(shè)計程序設(shè)計與調(diào)試第3-5天4下載與測試硬件電路下載，調(diào)試與測試，撰寫課程設(shè)計報告第6-8天5任務(wù)驗收、演示與答辯設(shè)計任務(wù)的驗收和答辯第9-10天注：進程安排的最少時間為0.5天。五、課程考核與成績評定考核類別考查考核形式平時考核、實踐與答辯考核、課程設(shè)計報告考核成績評定平時考核占20%，考核標準：出勤率、學(xué)習態(tài)度，小組分工情況，小組成員同組討論表現(xiàn)；實踐及答辯考核占40%，考核標準：實踐動手能力，功能任務(wù)演示，模塊功能說明，問題回答；課程設(shè)計報告考核占40%，考核標準：內(nèi)容完整性，實驗數(shù)據(jù)分析，報告格式規(guī)范；成績登記方式百分制六、課程目標達成度評價方法課程目標教學(xué)環(huán)節(jié)成績評定課程目標1實驗指導(dǎo)平時成績A10實踐及答辯成績B10目標達成度1=（A1+B1）/（A10+B10）課程目標2實驗指導(dǎo)平時成績A20實踐及答辯成績B20課程設(shè)計報告成績C30目標達成度2=（A2+B2+C2）/（A20+B20+C20）課程目標3實驗指導(dǎo)實踐及答辯A30課程設(shè)計報告成績C30目標達成度3=（A3+C3）/（A30+C30）七、推薦教材與主要參考書（一）推薦教材：1．王金明，《數(shù)字系統(tǒng)設(shè)計與VerilogHDL》(第六版)，電子工業(yè)出版社，2016年（二）主要參考書：1.HYPERLINK"/writer/%E4%BB%BB