2023年計算機(jī)組成原理白中英本科生試題庫整理附答案

一、選擇題１從器件角度看，計算機(jī)經(jīng)歷了五代變化。但從系統(tǒng)結(jié)構(gòu)看,至今絕大多數(shù)計算機(jī)仍屬于（

B）計算機(jī)。Ａ并行B馮·諾依曼C智能

D串行2某機(jī)字長32位，其中1位表達(dá)符號位。若用定點(diǎn)整數(shù)表達(dá)，則最小負(fù)整數(shù)為(Ａ)。A－（231-1)B-(2３０-1)Ｃ-(231+1)D-(230+1）3以下有關(guān)運(yùn)算器的描述,(

Ｃ)是對的的。A只做加法運(yùn)算Ｂ只做算術(shù)運(yùn)算C算術(shù)運(yùn)算與邏輯運(yùn)算D只做邏輯運(yùn)算4ＥEPROＭ是指（Ｄ)A讀寫存儲器

B只讀存儲器Ｃ閃速存儲器

D電擦除可編程只讀存儲器５常用的虛擬存儲系統(tǒng)由(B)兩級存儲器組成,其中輔存是大容量的磁表面存儲器。Ａcache-主存B主存－輔存Cｃache－輔存

D通用寄存器-cacｈe６ＲISC訪內(nèi)指令中,操作數(shù)的物理位置一般安排在（D)A棧頂和次棧頂B兩個主存單元C一個主存單元和一個通用寄存器D兩個通用寄存器7當(dāng)前的ＣPＵ由（Ｂ）組成。A控制器Ｂ控制器、運(yùn)算器、cacheC運(yùn)算器、主存Ｄ控制器、ＡLU、主存８流水ＣＰU是由一系列叫做“段”的解決部件組成。和具有m個并行部件的ＣPU相比，一個ｍ段流水CPU的吞吐能力是(A

）。A具有同等水平B不具有同等水平Ｃ小于前者D大于前者9在集中式總線仲裁中，（A）方式響應(yīng)時間最快。Ａ獨(dú)立請求

Ｂ計數(shù)器定期查詢

C菊花鏈D分布式仲裁10ＣPU中跟蹤指令后繼地址的寄存器是（C

）。Ａ地址寄存器

B指令計數(shù)器C程序計數(shù)器

D指令寄存器１1從信息流的傳輸速度來看，(A)系統(tǒng)工作效率最低。A單總線

B雙總線C三總線D多總線１２單級中斷系統(tǒng)中，CPU一旦響應(yīng)中斷,立即關(guān)閉(Ｃ)標(biāo)志，以防止本次中斷服務(wù)結(jié)束前同級的其他中斷源產(chǎn)生另一次中斷進(jìn)行干擾。A中斷允許

B中斷請求C中斷屏蔽

DＤMA請求13下面操作中應(yīng)當(dāng)由特權(quán)指令完畢的是(Ｂ)。A設(shè)立定期器的初值B從用戶模式切換到管理員模式C開定期器中斷D關(guān)中斷1４馮·諾依曼機(jī)工作的基本方式的特點(diǎn)是（B

)。Ａ多指令流單數(shù)據(jù)流B按地址訪問并順序執(zhí)行指令C堆棧操作D存貯器按內(nèi)容選擇地址15在機(jī)器數(shù)(Ｂ

）中，零的表達(dá)形式是唯一的。Ａ原碼Ｂ補(bǔ)碼C移碼Ｄ反碼１６在定點(diǎn)二進(jìn)制運(yùn)算器中,減法運(yùn)算一般通過（

D)來實(shí)現(xiàn)。A原碼運(yùn)算的二進(jìn)制減法器B補(bǔ)碼運(yùn)算的二進(jìn)制減法器C原碼運(yùn)算的十進(jìn)制加法器D補(bǔ)碼運(yùn)算的二進(jìn)制加法器1７某計算機(jī)字長32位,其存儲容量為２56MB,若按單字編址，它的尋址范圍是(

D）。A0—６4MBB0—３2ＭBＣ0—３2ＭＤ0—６4M18主存貯器和CＰＵ之間增長ｃａche的目的是(A

）。A解決CPU和主存之間的速度匹配問題Ｂ擴(kuò)大主存貯器容量C擴(kuò)大ＣＰU中通用寄存器的數(shù)量D既擴(kuò)大主存貯器容量，又?jǐn)U大ＣPU中通用寄存器的數(shù)量19單地址指令中為了完畢兩個數(shù)的算術(shù)運(yùn)算,除地址碼指明的一個操作數(shù)外,另一個常需采用(

C)。A堆棧尋址方式

B立即尋址方式C隱含尋址方式

D間接尋址方式20同步控制是（

C)。A只合用于CPU控制的方式B只合用于外圍設(shè)備控制的方式C由統(tǒng)一時序信號控制的方式D所有指令執(zhí)行時間都相同的方式2１描述PCI總線中基本概念不對的的句子是（CD

)。APCＩ總線是一個與解決器無關(guān)的高速外圍設(shè)備BPCＩ總線的基本傳輸機(jī)制是猝發(fā)式傳送CPCI設(shè)備一定是主設(shè)備D系統(tǒng)中只允許有一條ＰCI總線２2CRT的分辨率為1０2４×10２4像素，像素的顏色數(shù)為2５6，則刷新存儲器的容量為(

Ｂ）A512KB

B1ＭB

Ｃ256KB

D2MB２3為了便于實(shí)現(xiàn)多級中斷,保存現(xiàn)場信息最有效的辦法是采用（

B)。Ａ通用寄存器

B堆棧

C存儲器

D外存24特權(quán)指令是由(C

)執(zhí)行的機(jī)器指令。A中斷程序

Ｂ用戶程序

C操作系統(tǒng)核心程序

DI/Ｏ程序２5虛擬存儲技術(shù)重要解決存儲器的(

B）問題。A速度

Ｂ擴(kuò)大存儲容量

C成本

D前三者兼顧２６引入多道程序的目的在于(

A)。A充足運(yùn)用CPU，減少等待ＣPU時間Ｂ提高實(shí)時響應(yīng)速度Ｃ有助于代碼共享,減少主輔存信息互換量D充足運(yùn)用存儲器2７下列數(shù)中最小的數(shù)是(C

)A(101０01）2B(5２)8

C(10１001)BＣDＤ（23３)16２８某DRAＭ芯片,其存儲容量為5１2×8位,該芯片的地址線和數(shù)據(jù)線的數(shù)目是(

D)。Ａ8，51２B5１２,8C18，8

D19,8２9在下面描述的匯編語言基本概念中，不對的的表述是（

D)。Ａ對程序員的訓(xùn)練規(guī)定來說,需要硬件知識Ｂ匯編語言對機(jī)器的依賴性高C用匯編語言編寫程序的難度比高級語言小D匯編語言編寫的程序執(zhí)行速度比高級語言慢30交叉存儲器實(shí)質(zhì)上是一種多模塊存儲器，它用(

A)方式執(zhí)行多個獨(dú)立的讀寫操作。Ａ流水

Ｂ資源反復(fù)

Ｃ順序

D資源共享31寄存器間接尋址方式中，操作數(shù)在(B

）。A通用寄存器

B主存單元

C程序計數(shù)器

D堆棧3２機(jī)器指令與微指令之間的關(guān)系是(

Ａ）。A用若干條微指令實(shí)現(xiàn)一條機(jī)器指令Ｂ用若干條機(jī)器指令實(shí)現(xiàn)一條微指令C用一條微指令實(shí)現(xiàn)一條機(jī)器指令D用一條機(jī)器指令實(shí)現(xiàn)一條微指令33描述多媒體CPU基本概念中，不對的的是(

CD）。A多媒體CＰU是帶有MMX技術(shù)的解決器BMMX是一種多媒體擴(kuò)展結(jié)構(gòu)CMMX指令集是一種多指令流多數(shù)據(jù)流的并行解決指令D多媒體CＰU是以超標(biāo)量結(jié)構(gòu)為基礎(chǔ)的CISC機(jī)器34在集中式總線仲裁中,(A

）方式對電路故障最敏感。Ａ菊花鏈

B獨(dú)立請求

C計數(shù)器定期查詢D３5流水線中導(dǎo)致控制相關(guān)的因素是執(zhí)行（

A）指令而引起。A條件轉(zhuǎn)移

Ｂ訪內(nèi)

C算邏

D無條件轉(zhuǎn)移3６PCI總線是一個高帶寬且與解決器無關(guān)的標(biāo)準(zhǔn)總線。下面描述中不對的的是（

Ｂ)。Ａ采用同步定期協(xié)議

B采用分布式仲裁策略Ｃ具有自動配置能力

D適合于低成本的小系統(tǒng)37下面陳述中,不屬于外圍設(shè)備三個基本組成部分的是（

D）。A存儲介質(zhì)

B驅(qū)動裝置

C控制電路

D計數(shù)器３8中斷解決過程中，(Ｂ

)項是由硬件完畢。A關(guān)中斷

B開中斷

Ｃ保存CＰU現(xiàn)場D恢復(fù)ＣPU現(xiàn)場3９IEEE13９4是一種高速串行I/Ｏ標(biāo)準(zhǔn)接口。以下選項中，(

D）項不屬于IEEE１394的協(xié)議集。A業(yè)務(wù)層

B鏈路層

Ｃ物理層

D串行總線管理４0運(yùn)算器的核心功能部件是（B

)。A數(shù)據(jù)總線

BALＵ

C狀態(tài)條件寄存器

Ｄ通用寄存器4１某單片機(jī)字長3２位,其存儲容量為4ＭB。若按字編址,它的尋址范圍是(Ａ

)。Ａ1Ｍ

B4MB

Ｃ4M

D１MB４2某ＳRAM芯片,其容量為1M×8位,除電源和接地端外,控制端有Ｅ和R/W#,該芯片的管腳引出線數(shù)目是(

Ｄ）。Ａ20B28Ｃ30D3243雙端口存儲器所以能進(jìn)行高速讀/寫操作，是由于采用（

D）。Ａ高速芯片

B新型器件C流水技術(shù)

D兩套互相獨(dú)立的讀寫電路４４單地址指令中為了完畢兩個數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個操作數(shù)以外,另一個數(shù)常需采用(

Ｃ)。A堆棧尋址方式

B立即尋址方式C隱含尋址方式

Ｄ間接尋址方式45為擬定下一條微指令的地址，通常采用斷定方式,其基本思想是（

Ｃ）。Ａ用程序計數(shù)器PC來產(chǎn)生后繼微指令地址B用微程序計數(shù)器μＰC來產(chǎn)生后繼微指令地址C通過微指令順序控制字段由設(shè)計者指定或由設(shè)計者指定的判別字段控制產(chǎn)生后繼微指令地址D通過指令中指定一個專門字段來控制產(chǎn)生后繼微指令地址二、填空題

1

字符信息是符號數(shù)據(jù),屬于解決(

非數(shù)值)領(lǐng)域的問題,國際上采用的字符系統(tǒng)是七單位的（ASCII）碼。P2３

2

按IEEE7５４標(biāo)準(zhǔn)，一個３2位浮點(diǎn)數(shù)由符號位Ｓ（1位）、階碼E（８位）、尾數(shù)M（23位)三個域組成。其中階碼E的值等于指數(shù)的真值(

e)加上一個固定的偏移值（

1２7）。P17

3

雙端口存儲器和多模塊交叉存儲器屬于并行存儲器結(jié)構(gòu)，其中前者采用（

空間）并行技術(shù),后者采用(

時間）并行技術(shù)。Ｐ86４衡量總線性能的重要指標(biāo)是（

總線帶寬)，它定義為總線自身所能達(dá)成的最高傳輸速率,單位是兆字節(jié)每秒(

MB/s)。Ｐ１865

在計算機(jī)術(shù)語中，將ＡＬU控制器和（ｃａｃｈe）存儲器合在一起稱為（ＣＰU）。P13９

６

數(shù)的真值變成機(jī)器碼可采用原碼表達(dá)法,反碼表達(dá)法，（

補(bǔ)碼）表達(dá)法，（

移碼）表達(dá)法。P１9-Ｐ２1

７

廣泛使用的（

SRAＭ）和(

DRＡM)都是半導(dǎo)體隨機(jī)讀寫存儲器。前者的速度比后者快,但集成度不如后者高。P66

8

反映主存速度指標(biāo)的三個術(shù)語是存取時間、（存儲周期)和（存儲器帶寬)。P66

9

形成指令地址的方法稱為指令尋址，通常是(順序）尋址,碰到轉(zhuǎn)移指令時(跳躍)尋址。P123

１0

CPU從（主存中)取出一條指令并執(zhí)行這條指令的時間和稱為（指令周期）。1１定點(diǎn)32位字長的字，采用2的補(bǔ)碼形式表達(dá)時，一個字所能表達(dá)的整數(shù)范圍是(

－2的３1次方到2的31次方減1）。Ｐ20

12IＥEE75４標(biāo)準(zhǔn)規(guī)定的６4位浮點(diǎn)數(shù)格式中,符號位為1位,階碼為11位，尾數(shù)為5２位,則它能表達(dá)的最大規(guī)格化正數(shù)為（

+[1＋(１-）])。P1８？？？?

1３浮點(diǎn)加、減法運(yùn)算的環(huán)節(jié)是(0操作解決

)、(比較階碼大小并完畢對階)、（

尾數(shù)進(jìn)行加或減運(yùn)算）、（結(jié)果規(guī)格化并進(jìn)行舍入解決

)、（溢出解決

）。P52

1４某計算機(jī)字長3２位，其存儲容量為64MB，若按字編址，它的存儲系統(tǒng)的地址線至少需要(１４）條。KB=２04８KB（尋址范圍)＝20４８2

15一個組相聯(lián)映射的Caｃhe，有１２8塊，每組４塊,主存共有16３８4塊,每塊64個字,則主存地址共（20

）位，其中主存字塊標(biāo)記應(yīng)為（

8)位，組地址應(yīng)為(

6）位,Cache地址共（

７)位。＝１6384字2=2=2=128

16CＰU存取出一條指令并執(zhí)行該指令的時間叫(

指令周期),它通常包含若干個（CPU周期

)，而后者又包含若干個(時鐘周期

)。P１31１7計算機(jī)系統(tǒng)的層次結(jié)構(gòu)從下至上可分為五級,即微程序設(shè)計級（或邏輯電路級)、一般機(jī)器級、操作系統(tǒng)級、(匯編語言)級、（高級語言)級。Ｐ1３

18十進(jìn)制數(shù)在計算機(jī)內(nèi)有兩種表達(dá)形式：（字符串)形式和（壓縮的十進(jìn)制數(shù)串)形式。前者重要用在非數(shù)值計算的應(yīng)用領(lǐng)域，后者用于直接完畢十進(jìn)制數(shù)的算術(shù)運(yùn)算。P１９

19一個定點(diǎn)數(shù)由符號位和數(shù)值域兩部分組成。按小數(shù)點(diǎn)位置不同,定點(diǎn)數(shù)有(

純小數(shù))和（

純整數(shù)）兩種表達(dá)方法。Ｐ16

20對存儲器的規(guī)定是容量大、速度快、成本低，為了解決這三方面的矛盾,計算機(jī)采用多級存儲體系結(jié)構(gòu)，即(

高速緩沖存儲器）、(

主存儲器）、（外存儲器

)。Ｐ66

21高級的DRAＭ芯片增強(qiáng)了基本DRAM的功能,存取周期縮短至2０ns以下。舉出三種高級DRAＭ芯片，它們是（

FＰM-ＤRAM）、（

CDRＡM)、(SDRＡM)。P75

２2一個較完善的指令系統(tǒng),應(yīng)當(dāng)有(數(shù)據(jù)解決)、(

數(shù)據(jù)存儲）、（

數(shù)據(jù)傳送)、（

程序控制）四大類指令。P119

23機(jī)器指令對四種類型的數(shù)據(jù)進(jìn)行操作。這四種數(shù)據(jù)類型涉及（

地址)型數(shù)據(jù)、(

數(shù)值）型數(shù)據(jù)、(

字符）型數(shù)據(jù)、(

邏輯）型數(shù)據(jù)。Ｐ１10２4CPＵ中保存當(dāng)前正在執(zhí)行的指令的寄存器是（

指令寄存器），指示下一條指令地址的寄存器是（

程序寄存器），保存算術(shù)邏輯運(yùn)算結(jié)果的寄存器是（

數(shù)據(jù)緩沖寄沖器）和(

狀態(tài)字寄存器）。P1２９25數(shù)的真值變成機(jī)器碼時有四種表達(dá)方法,即（

原碼)表達(dá)法,（

補(bǔ)碼)表達(dá)法,(

移碼）表達(dá)法，（

反碼）表達(dá)法。Ｐ19-P21

2６主存儲器的技術(shù)指標(biāo)有（

存儲容量),(

存取時間)，(

存儲周期),(

存儲器帶寬)。P6７27caｃhｅ和主存構(gòu)成了（

內(nèi)存儲器),全由(

CＰU）來實(shí)現(xiàn)。P66

3１接使用西文鍵盤輸入漢字,進(jìn)行解決，并顯示打印漢字，要解決漢字的(

輸入編碼)、(漢字內(nèi)碼

）和（字模碼

)三種不同用途的編碼。P２4三、簡答題1

假設(shè)主存容量１6M×32位,Ｃａchｅ容量６4K×３2位,主存與Cａcｈe之間以每塊4×3２位大小傳送數(shù)據(jù),請擬定直接映射方式的有關(guān)參數(shù)，并畫出內(nèi)存地址格式。解:６4條指令需占用操作碼字段(OP）6位，源寄存器和目的寄存器各4位,尋址模式(X）2位，形式地址(Ｄ）１６位，其指令格式如下：31２６2522２11817１6150OP目的源XＤ尋址模式定義如下：X=00寄存器尋址操作數(shù)由源寄存器號和目的寄存器號指定X=01直接尋址有效地址E＝(D)Ｘ=10變址尋址有效地址E＝(Rx)+DX=11相對尋址有效地址E=(PＣ)+D其中Ｒｘ為變址寄存器（10位)，ＰC為程序計數(shù)器(２0位),位移量D可正可負(fù)。該指令格式可以實(shí)現(xiàn)RＲ型，RS型尋址功能。2

指令和數(shù)據(jù)都用二進(jìn)制代碼存放在內(nèi)存中,從時空觀角度回答ＣPU如何區(qū)分讀出的代碼是指令還是數(shù)據(jù)。解：計算機(jī)可以從時間和空間兩方面來區(qū)分指令和數(shù)據(jù),在時間上，取指周期從內(nèi)存中取出的是指令,而執(zhí)行周期從內(nèi)存取出或往內(nèi)存中寫入的是數(shù)據(jù),在空間上,從內(nèi)存中取出指令送控制器，而執(zhí)行周期從內(nèi)存從取的數(shù)據(jù)送運(yùn)算器、往內(nèi)存寫入的數(shù)據(jù)也是來自于運(yùn)算器。４用定量分析方法證明多模塊交叉存儲器帶寬敞于順序存儲器帶寬。證明：假設(shè)(1)存儲器模塊字長等于數(shù)據(jù)總線寬度(2)模塊存取一個字的存儲周期等于T.(3）總線傳送周期為τ(4)交叉存儲器的交叉模塊數(shù)為m.交叉存儲器為了實(shí)現(xiàn)流水線方式存儲，即每通過τ時間延遲后啟動下一模快，應(yīng)滿足T=mτ,(1)交叉存儲器規(guī)定其模快數(shù)>=ｍ，以保證啟動某模快后通過mτ時間后再次啟動該?？鞎r，它的上次存取操作已經(jīng)完畢。這樣連續(xù)讀取m個字所需要時間為t1=T＋(ｍ–1）τ=ｍг+mτ–τ=(2ｍ–1)τ(２）故交叉存儲器帶寬為Ｗ１=１/t1＝1/（2m-１）τ(3）而順序方式存儲器連續(xù)讀取m個字所需時間為t2=mT=m2×τ(4)存儲器帶寬為Ｗ２=１/t2=１／m2×τ(5)比較(3）和(2)式可知，交叉存儲器帶寬>順序存儲器帶寬。１0列表比較ＣISＣ解決機(jī)和RISC解決機(jī)的特點(diǎn)。比較內(nèi)容CISCＲISC指令系統(tǒng)復(fù)雜、龐大簡樸、精簡指令數(shù)目一般大于２00一般小于1０0指令格式一般大于4一般小于4尋址方式一般大于４一般小于4指令字長不固定等長可訪存指令不加限定只有LOAD/SＴＯＲE指令各種指令使用頻率相差很大相差不大各種指令執(zhí)行時間相差很大絕大多數(shù)在一個周期內(nèi)完畢優(yōu)化編譯實(shí)現(xiàn)很難較容易程序源代碼長度較短較長控制器實(shí)現(xiàn)方式絕大多數(shù)為微程序控制絕大部分為硬布線控制軟件系統(tǒng)開發(fā)時間較短較長11設(shè)存儲器容量為128M字，字長64位，模塊數(shù)m=8，分別用順序方式和交叉方式進(jìn)行組織。存儲周期T=20０ns,數(shù)據(jù)總線寬度為64位，總線傳送周期?τ=50nｓ。問順序存儲器和交叉存儲器的帶寬各是多少？15PＣI總線中三種橋的名稱是什么？簡述其功能。解：ＰCI總線有三種橋，即HOST/PＣI橋（簡稱HＯST橋)，PCI/ＰＣI橋，PCI/ＬＡGＡＣＹ橋。在PＣＩ總線體系結(jié)構(gòu)中，橋起著重要作用：它連接兩條總線，使總線間互相通信。橋是一個總線轉(zhuǎn)換部件,可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個總線主設(shè)備都能看到同樣的一份地址表。運(yùn)用橋可以實(shí)現(xiàn)總線間的猝發(fā)式傳送。１７畫圖說明現(xiàn)代計算機(jī)系統(tǒng)的層次結(jié)構(gòu)。P13-1４5級高級語言級編譯程序4級匯編語言級匯編程序３級操作系統(tǒng)級操作系統(tǒng)2級一般機(jī)器級微程序1級微程序設(shè)計級直接由硬件執(zhí)行CPU中有哪幾類重要寄存器?用一句話回答其功能。解：Ａ,數(shù)據(jù)緩沖寄存器（ＤR);Ｂ，指令寄存器(IＲ）;C，程序計算器PＣ;D，數(shù)據(jù)地址寄存器(ＡR）；通用寄存器（R0~R3）；Ｆ，狀態(tài)字寄存器（PSW)2４簡要總結(jié)一下，采用哪幾種技術(shù)手段可以加快存儲系統(tǒng)的訪問速度？①內(nèi)存采用更高速的技術(shù)手段,②采用雙端口存儲器,③采用多模交叉存儲器25求證：［－ｙ］補(bǔ)=-[y]補(bǔ)

（mod2n+1）證明：由于[x-y］補(bǔ)＝[x]補(bǔ)-[y]補(bǔ)=[x]補(bǔ)+［－y］補(bǔ)又由于[x+y]補(bǔ)=［x]補(bǔ)+[y]補(bǔ)(mod2n+1)所以[ｙ]補(bǔ)=［x＋y]補(bǔ)-[x]補(bǔ)又[x－y]補(bǔ)=[x+(－y)]補(bǔ)＝[x］補(bǔ)+［-y]補(bǔ)所以[－y］補(bǔ)=[ｘ-y]補(bǔ)-[x]補(bǔ)[y]補(bǔ)+［－y]補(bǔ)＝［x＋y］補(bǔ)+[x-y]補(bǔ)-[x］補(bǔ)-[x]補(bǔ)＝0故[-ｙ]補(bǔ)=-[y]補(bǔ)(mod2n+1)29設(shè)由S,E，Ｍ三個域組成的一個３2位二進(jìn)制字所表達(dá)的非零規(guī)格化數(shù)ｘ,真值表達(dá)為x＝(-1)s×(1．M)×2Ｅ－127

問：它所能表達(dá)的規(guī)格化最大正數(shù)、最小正數(shù)、最大負(fù)數(shù)、最小負(fù)數(shù)是多少？解：(1）最大正數(shù)(２）最小正數(shù)0111１1111111１11111１11１１１1１111１110000００0000000０000０000００００000０000Ｘ=1．0×2-128Ｘ＝[１+(１－２-2３)]×2127（4)最大負(fù)數(shù)１00０00００0０00０00０0000000000000000X=－1．0×2-１28（３）最小負(fù)數(shù)11１11111１11１１１11１11１111１11111１１1X==-[1+（1-２－2３）]×212７3０畫出單級中斷解決過程流程圖(含指令周期)。35寫出下表尋址方式中操作數(shù)有效地址E的算法。序號尋址方式名稱有效地址Ｅ說明1立即Ａ操作數(shù)在指令中2寄存器Ri操作數(shù)在某通用寄存器Ri中3直接DD為偏移量4寄存器間接(Ｒi)(Ｒi)為主存地址指示器5基址(B)B為基址寄存器６基址+偏移量（Ｂ)+Ｄ７比例變址＋偏移量(Ｉ）＊S＋ＤI為變址寄存器,Ｓ比例因子8基址＋變址＋偏移量（B)+(I)＋Ｄ9基址＋比例變址+偏移量（B)+(I)*S+Ｄ１０相對(PC）+DPＣ為程序計數(shù)器40為什么在計算機(jī)系統(tǒng)中引入DＭA方式來互換數(shù)據(jù)？若使用總線周期挪用方式,DMＡ控制器占用總線進(jìn)行數(shù)據(jù)互換期間，CＰＵ處在何種狀態(tài)?P２5３、254為了減輕cpｕ對I/O操作的控制，使得cpu的效率有了提高。也許碰到兩種情況：一種是此時CPU不需要訪內(nèi)，如CＰU正在執(zhí)行乘法命令；另一種情況是，I/O設(shè)備訪內(nèi)優(yōu)先,由于I／Ｏ訪內(nèi)有時間規(guī)定，前一個I／Ｏ數(shù)據(jù)必須在下一個訪內(nèi)請求到來之前存取完畢。4１何謂指令周期?ＣPU周期?時鐘周期?它們之間是什么關(guān)系?指令周期是執(zhí)行一條指令所需要的時間,一般由若干個機(jī)器周期組成，是從取指令、分析指令到執(zhí)行完所需的所有時間。CPU周期又稱HYPERＬINK""＼t"_blaｎk"機(jī)器周期,ＣＰU訪問一次內(nèi)存所花的時間較長，因此用從內(nèi)存讀取一條指令字的最短時間來定義。一個指令周期常由若干CPU周期構(gòu)成時鐘周期是由CPＵ時鐘定義的定長時間間隔，是ＣPU工作的最小時間單位,也稱節(jié)拍脈沖或T周期47比較ｃache與虛存的相同點(diǎn)和不同點(diǎn)。相同點(diǎn)：(1）出發(fā)點(diǎn)相同;都是為了提高存儲系統(tǒng)的性能價格比而構(gòu)造的分層存儲體系。（2)原理相同；都是運(yùn)用了程序運(yùn)營時的局部性原理把最近常用的信息塊從相對慢速而大容量的存儲器調(diào)入相對高速而小容量的存儲器．不同點(diǎn):（1)側(cè)重點(diǎn)不同；cａｃhe重要解決主存和CPＵ的速度差異問題;虛存重要是解決存儲容量問題。(2)數(shù)據(jù)通路不同；ＣPU與ｃache、主存間有直接通路；而虛存需依賴輔存，它與CPU間無直接通路。(3）透明性不同;caｃhe對系統(tǒng)程序員和應(yīng)用程序員都透明；而虛存只相應(yīng)用程序員透明。（4)未命名時的損失不同;主存未命中時系統(tǒng)的性能損失要遠(yuǎn)大于caｃhｅ未命中時的損失。4８設(shè)［N]補(bǔ)=ａｎan-1…ａ1a0，其中ａn是符號位。證明:當(dāng)N≥0,ａｎ＝０,真值N＝［Ｎ]補(bǔ)=an-１…a1ａ0=②當(dāng)N＜0，aｎ=1，[N］補(bǔ)＝1aｎ-1…a1a0依補(bǔ)碼的定義，真值N=[N]補(bǔ)－2＾(n+１)=ａnａn-1…a1a0—2＾（n+１）＝綜合以上結(jié)果有

３設(shè)x=-１8,y=+２6,數(shù)據(jù)用補(bǔ)碼表達(dá)，用帶求補(bǔ)器的陣列乘法器求出乘積x×ｙ,并用十進(jìn)制數(shù)乘法進(jìn)行驗證。解:符號位單獨(dú)考慮:Ｘ為正符號用二進(jìn)制表達(dá)為0,Y為負(fù)值符號用1表達(dá)。【Ｘ】補(bǔ)=1０11１0【Y】補(bǔ)=011０10兩者做乘法10０1０x11010－-－－-----－-0００0０100１00００00100101０010--－－-－---－-－--－－1１１0101０0結(jié)果化為１0進(jìn)制就是４68符號位進(jìn)行異或操作0異或1得1所以二進(jìn)制結(jié)果為1111０１01０0化為十進(jìn)制就是-468十進(jìn)制檢查：-18ｘ26=-4685圖1所示的系統(tǒng)中，A、B、C、Ｄ四個設(shè)備構(gòu)成單級中斷結(jié)構(gòu),它規(guī)定CPＵ在執(zhí)行完當(dāng)前指令時轉(zhuǎn)向?qū)χ袛嗾埱筮M(jìn)行服務(wù)。現(xiàn)假設(shè):①

TDC為查詢鏈中每個設(shè)備的延遲時間；?②

TＡ、ＴB、TC、ＴＤ分別為設(shè)備A、Ｂ、Ｃ、D的服務(wù)程序所需的執(zhí)行時間;?③

TＳ、TR分別為保存現(xiàn)場和恢復(fù)現(xiàn)場合需的時間;

④

主存工作周期為TＭ;?⑤

中斷批準(zhǔn)機(jī)構(gòu)在確認(rèn)一個新中斷之前,先要讓即將被中斷的程序的一條指令執(zhí)行完畢。

試問:在保證請求服務(wù)的四個設(shè)備都不會丟失信息的條件下，中斷飽和的最小時間是多少？中斷極限頻率是多少？解：假設(shè)主存工作周期為TM，執(zhí)行一條指令的時間也設(shè)為TM。則中斷解決過程和各時間段如圖B１7.３所示。當(dāng)三個設(shè)備同時發(fā)出中斷請求時，依次解決設(shè)備A、B、Ｃ的時間如下：tA=２ＴM+3TDC＋TS+ＴA+TＲ(下標(biāo)分別為A，M,ＤC，Ｓ,Ａ,R)tB＝2ＴM+2TＤC+TS+TB＋ＴＲ(下標(biāo)分別為B,M,DC,S,B，R)ｔＣ＝2TM+TＤC+ＴＳ+TC+TR(下標(biāo)分別為C，Ｍ,ＤC,Ｓ,C,R）達(dá)成中斷飽和的時間為：T＝tA+tB＋tC中斷極限頻率為:f=1／T6某計算機(jī)有圖2所示的功能部件，其中Ｍ為主存，指令和數(shù)據(jù)均存放在其中，MＤR為主存數(shù)據(jù)寄存器,ＭAR為主存地址寄存器，Ｒ0~R3為通用寄存器，IR為指令寄存器,PC為程序計數(shù)器（具有自動加1功能），C、Ｄ為暫存寄存器,ALU為算術(shù)邏輯單元，移位器可左移、右移、直通傳送。?(1)將所有功能部件連接起來，組成完整的數(shù)據(jù)通路,并用單向或雙向箭頭表達(dá)信息傳送方向。?(2)畫出“ＡDDR1,（Ｒ2)”指令周期流程圖。該指令的含義是將Ｒ1中的數(shù)與（Ｒ2)指示的主存單元中的數(shù)相加，相加的結(jié)果直通傳送至R1中。?(3)若此外增長一個指令存貯器,修改數(shù)據(jù)通路,畫出⑵的指令周期流程圖。解：(１)各功能部件聯(lián)結(jié)成如圖所示數(shù)據(jù)通路：移位器移位器移位器DCPCaIRR3R2R1R0MARMMDRALU-+1(２）此指令為RS型指令，一個操作數(shù)在R1中，另一個操作數(shù)在R２為地址的內(nèi)存單元中,相加結(jié)果放在Ｒ1中。（R（R2）→MARM→MDR→D（C）+（D）→R1（PC）→MARM→MDR→IR，（PC）+1（R1）→C譯碼送當(dāng)前指令地址到MAR取當(dāng)前指令到IR，PC+1，為取下條指令做好準(zhǔn)備取R1操作數(shù)→C暫存器。②R2中的內(nèi)容是內(nèi)存地址=3\*GB3③從內(nèi)存取出數(shù)→D暫存器=4\*GB3④暫存器C和D中的數(shù)相加后送R1７參見圖１,這是一個二維中斷系統(tǒng)，請問:①

在中斷情況下,CPU和設(shè)備的優(yōu)先級如何考慮？請按降序排列各設(shè)備的中斷優(yōu)先級。

②

若CPU現(xiàn)執(zhí)行設(shè)備C的中斷服務(wù)程序,IM2，IM1,ＩM0的狀態(tài)是什么？假如CPＵ執(zhí)行設(shè)備Ｈ的中斷服務(wù)程序,IM2,ＩM1,IM0的狀態(tài)又是什么??③

每一級的IM能否對某個優(yōu)先級的個別設(shè)備單獨(dú)進(jìn)行屏蔽?假如不能，采用什么方法可達(dá)成目的？

④

若設(shè)備C一提出中斷請求,CＰU立即進(jìn)行響應(yīng),如何調(diào)整才干滿足此規(guī)定？解:(1)在中斷情況下,CPU的優(yōu)先級最低。各設(shè)備優(yōu)先級順序是:A－B-C-D-E-Ｆ－G-H-Ｉ-CＰU(2)執(zhí)行設(shè)備B的中斷服務(wù)程序時ＩM0IM１IM２=１11；執(zhí)行設(shè)備Ｄ的中斷服務(wù)程序時IＭ0IM1ＩM2=011。（3)每一級的IＭ標(biāo)志不能對某優(yōu)先級的個別設(shè)備進(jìn)行單獨(dú)屏蔽。可將接口中的BI(中斷允許)標(biāo)志清“０”，它嚴(yán)禁設(shè)備發(fā)出中斷請求。（４)要使C的中斷請求及時得到響應(yīng)，可將C從第二級取出，單獨(dú)放在第三級上，使第三級的優(yōu)先級最高，即令I(lǐng)M3=０即可。8已知ｘ=-001１１1，ｙ=+011０01,求：

①

[x]補(bǔ),[-x]補(bǔ),[ｙ］補(bǔ)，[-y]補(bǔ);

②

x+ｙ，x-y，判斷加減運(yùn)算是否溢出。解：［x]原＝10０１11［ｘ］補(bǔ)=1１１00０1［-ｘ］補(bǔ)=0０01111[y]原＝００1100１[y］補(bǔ)=00110０1［－ｙ]補(bǔ)=11０01１108081３機(jī)器字長32位，常規(guī)設(shè)計的物理存儲空間≤３2Ｍ,若將物理存儲空間擴(kuò)展到２5６M，請?zhí)岢鲆环N設(shè)計方案。解:用多體交叉存取方案，即將主存提成8個互相獨(dú)立、容量相同的模塊Ｍ0，M１,Ｍ2…，Ｍ7，每個模塊3２Ｍ×32位。它們各自具有一套地址寄存器、數(shù)據(jù)緩沖器，各自以等同的方式與CPＵ傳遞信息,其組成如圖1２有兩個浮點(diǎn)數(shù)N１=2j1×Ｓ1,Ｎ2=２j2×S2，其中階碼用4位移碼、尾數(shù)用８位原碼表達(dá)（含1位符號位)。設(shè)j1=(11)2,Ｓ1=(+0．01１001１）2,j２=(-10)２,S2＝(+0．１１01101)2,求N１＋N2，寫出運(yùn)算環(huán)節(jié)及結(jié)果。解:（1)浮點(diǎn)乘法規(guī)則:N1×N２＝（2ｊ1×S1）×（2j２×S２）=2(j1+ｊ2）×（S1×S２）（2)碼求和:j1+j2＝0(3）尾數(shù)相乘：被乘數(shù)S1=0.1001，令乘數(shù)S2=０.１011，尾數(shù)絕對值相乘得積的絕對值,積的符號位=０⊕0=0。按無符號陣乘法器運(yùn)算得：Ｎ1×N2＝２０×０．0110０011(4）尾數(shù)規(guī)格化、舍入（尾數(shù)四位）N1×N2=（+0．011０00１1)2=(＋0.1100)2×2（-01)29圖2所示為雙總線結(jié)構(gòu)機(jī)器的數(shù)據(jù)通路,IR為指令寄存器,PＣ為程序計數(shù)器（具有自增功能),M為主存（受Ｒ/W＃信號控制），AR為地址寄存器，ＤR為數(shù)據(jù)緩沖寄存器,ALU由加、減控制信號決定完畢何種操作，控制信號G控制的是一個門電路。此外，線上標(biāo)注有小圈表達(dá)有控制信號，例中ｙi表達(dá)y寄存器的輸入控制信號，R1o為寄存器R1的輸出控制信號,未標(biāo)字符的線為直通線，不受控制。①

“ＡDDＲ２,R0”指令完畢(R0）＋（Ｒ2)→Ｒ0的功能操作，畫出其指令周期流程圖，假設(shè)該指令的地址已放入ＰC中。并在流程圖每一個CPU周期右邊列出相應(yīng)的微操作控制信號序列。②

若將（取指周期)縮短為一個ＣPU周期,請先畫出修改數(shù)據(jù)通路,然后畫出指令周期流程圖。解：(1）“ＡDD

Ｒ２，R0”指令是一條加法指令,參與運(yùn)算的兩個數(shù)放在寄存器R２和R０中，指令周期流程圖涉及取指令階段和執(zhí)行指令階段兩部分(為簡樸起見,省去了“→”號左邊各寄存器代碼上應(yīng)加的括號）。根據(jù)給定的數(shù)據(jù)通路圖,“ADＤ

Ｒ2,R０”指令的具體指令周期流程圖下如圖a所示,圖的右邊部分標(biāo)注了每一個機(jī)器周期中用到的微操作控制信號序列。(2）SUB減法指令周期流程圖見下圖ｂ所示。

14某機(jī)的指令格式如下所示

Ｘ為尋址特性位:X=00：直接尋址；Ｘ=0１：用變址寄存器RＸ1尋址；X=10：用變址寄存器RX2尋址；X=11:相對尋址?設(shè)(PC）=１23４H，(RX1)=0０37H，（RX2）＝1１２2H（H代表十六進(jìn)制數(shù)）,請擬定下列指令中的有效地址：

①4４20H

②22４4H

③１32２H

④3５21H解:1)Ｘ＝0０，Ｄ=20H,有效地址Ｅ=20H２）Ｘ=10，D=４4Ｈ,有效地址E=1122H+４4H=1166Ｈ3）X＝11，D＝22H,有效地址E=1234H+２2H＝1２56H4)X=01,Ｄ=２1H，有效地址E=0０3７H+２1H＝0０５8Ｈ5)X=11，Ｄ=23Ｈ,有效地址E=1234Ｈ+2３H=12５7H15圖1為某機(jī)運(yùn)算器框圖,BUS１～BＵS3為3條總線,期于信號如ａ、h、LDＲ0~LＤR３、Ｓ0~S3等均為電位或脈沖控制信號。?①

分析圖中哪些是相容微操作信號?哪些是相斥微操作信號？

②

采用微程序控制方式，請設(shè)計微指令格式，并列出各控制字段的編碼表。解:１)相容微操作信號LＲSN相斥微操作信號a,b,c,d2）當(dāng)24個控制信號所有用微指令產(chǎn)生時,可采用字段譯碼法進(jìn)行編碼控制,采用的微指令格式如下(其中目地操作數(shù)字段與打入信號段可結(jié)合并公用,后者加上節(jié)拍脈沖控制即可）。3位３位５位4位3位2位×××××××××××××××××××××××××××××××××××X目的操作數(shù)源操作數(shù)運(yùn)算操作移動操作直接控制判別下址字段編碼表如下：目的操作數(shù)字段源操作數(shù)字段運(yùn)算操作字段移位門字段直接控制字段0０１a,ＬDR０010b,LDＲ１011c,ＬDＲ２1０0d,LDR3001e0１0ｆ０1１ｇ100hMS０S1S2S３Ｌ,Ｒ,S,Ni,j,＋１19CPＵ執(zhí)行一段程序時,cachｅ完畢存取的次數(shù)為2420次，主存完畢的次數(shù)為８0次，已知ｃａche存儲周期為40nｓ,主存存儲周期為200ns，求ｃaｃhe/主存系統(tǒng)的效率和平均訪問時間。P94例620某機(jī)器單字長指令為32位，共有４0條指令,通用寄存器有1２8個,主存最大尋址空間為64Ｍ。尋址方式有立即尋址、直接尋址、寄存器尋址、寄存器間接尋址、基值尋址、相對尋址六種。請設(shè)計指令格式,并做必要說明。21一條機(jī)器指令的指令周期涉及取指（IF）、譯碼(ＩD)、執(zhí)行（ＥＸ)、寫回（WB）四個過程段,每個過程段1個時鐘周期T完畢。?先段定機(jī)器指令采用以下三種方式執(zhí)行：①非流水線（順序）方式,②標(biāo)量流水線方式，③超標(biāo)量流水線方式。?請畫出三種方式的時空圖，證明流水計算機(jī)比非流水計算機(jī)具有更高的吞吐率。P１６322CPＵ的數(shù)據(jù)通路如圖1所示。運(yùn)算器中R0~R3為通用寄存器,DR為數(shù)據(jù)緩沖寄存器,PSW為狀態(tài)字寄存器。D-ｃache為數(shù)據(jù)存儲器，Ｉ－ｃache為指令存儲器，PＣ為程序計數(shù)器（具有加1功能)，IR為指令寄存器。單線箭頭信號均為微操作控制信號（電位或脈沖）,如ＬＲ0表達(dá)讀出R0寄存器，ＳR0表達(dá)寫入R0寄存器。?機(jī)器指令“SＴO(shè)R1,(R2）”實(shí)現(xiàn)的功能是：將寄存器R1中的數(shù)據(jù)寫入到以(R2)為地址的數(shù)存單元中。請畫出該存數(shù)指令周期流程圖，并在ＣPU周期框外寫出所需的微操作控制信號。(一個ＣPU周期含Ｔ１～T4四個時鐘信號,寄存器打入信號必須注明時鐘序號）27某計算機(jī)的存儲系統(tǒng)由ｃachｅ、主存和磁盤構(gòu)成。cachｅ的訪問時間為15ns;假如被訪問的單元在主存中但不在cache中,需要用60ns的時間將其裝入ｃaｃhe,然后再進(jìn)行訪問；假如被訪問的單元不在主存中，則需要10ms的時間將其從磁盤中讀入主存，然后再裝入cacｈe中并開始訪問。若cache的命中率為9０%,主存的命中率為６0%，求該系統(tǒng)中訪問一個字的平均時間。解:ta=90%tc+1０％*60％(ｔm+tc)+10%*40%(tk+tｍ＋tc）(m表達(dá)未命中時的主存訪問時間；c表達(dá)命中時的caｃhe訪問時間;k表達(dá)訪問外存時間)2８圖1所示為雙總線結(jié)構(gòu)機(jī)器的數(shù)據(jù)通路,IＲ為指令寄存器,ＰＣ為程序計數(shù)器（具有自增功能)，ＤM為數(shù)據(jù)存儲器(受信號控制）,ＡＲ為地址寄存器,DR為數(shù)據(jù)緩沖寄存器，ALU由加、減控制信號決定完畢何種操作,控制信號G控制的是一個門電路。此外，線上標(biāo)注有小圈表達(dá)有控制信號，例中yi表達(dá)ｙ寄存器的輸入控制信號,R1ｏ為寄存器R1的輸出控制信號，未標(biāo)字符的線為直通線,不受控制。旁路器可視為三態(tài)門傳送通路。①“SUBR3，Ｒ0”指令完畢的功能操作，畫出其指令周期流程圖,并列出相應(yīng)的微操作控制信號序列,假設(shè)該指令的地址已放入PC中。②若將“取指周期”縮短為一個ＣＰU周期,請在圖上先畫出改善的數(shù)據(jù)通路，然后在畫出指令周期流程圖。此時SUB指令的指令周期是幾個ＣPU周期?與第①種情況相比，減法指令速度提高幾倍?PC→ARM→DRR2→YDR→PC→ARM→DRR2→YDR→IRR0→XR0+R2→R0取指執(zhí)行PCo,GR/W=1R2o,GDRo,GR0o,G+，G31某加法器進(jìn)位鏈小組信號為Ｃ４C3C2Ｃ１，低位來的進(jìn)位信號為Ｃ0，請分別按下述兩種方式寫出C4C3C2C1的邏輯表達(dá)式：

①

串行進(jìn)位方式②

并行進(jìn)位方式解:(1）串行進(jìn)位方式:C1=G1+P1C0其中：G1=A１Ｂ1，Ｐ1=Ａ1⊕Ｂ1C2=G2+P2Ｃ1G2=A2B2，Ｐ2=Ａ２⊕B2C３＝Ｇ3＋Ｐ3C2G3＝Ａ3B3,P3=A3⊕B3C4=G４+P4Ｃ３G４=A4B4,P4＝A4⊕B４(2)并行進(jìn)位方式:Ｃ１=G１＋Ｐ1Ｃ０C2＝G2+Ｐ2G1+P2Ｐ1C０C3=G3+Ｐ3G2+P3P2G１+P３P2Ｐ1C０Ｃ４=G４+Ｐ４G3+Ｐ4Ｐ3Ｇ2+P4Ｐ３P２G1+Ｐ４P３P2P1C0其中G1—G4，P１—P4表達(dá)式與串行進(jìn)位方式相同。36設(shè)兩個浮點(diǎn)數(shù)N１＝2j1×S１,Ｎ2=2ｊ2×S2,其中階碼３位（移碼）,尾數(shù)4位，數(shù)符1位。設(shè):

ｊ1=(-10)2,S1＝(+0.１0０１)2

j２=(+10)2,S2=(＋０.1011）2?求：Ｎ1×N２，寫出運(yùn)算環(huán)節(jié)及結(jié)果,積的尾數(shù)占4位,按原碼陣列乘法器計算環(huán)節(jié)求尾數(shù)之積。解:由于X+Y=2Eｘ×(Sx+Sy）（Ex=Ｅy),所以求X+Y要通過對階、尾數(shù)求和及規(guī)格化等環(huán)節(jié)。對階:△J=Ex-ＥY=（-10）２-（+10)2=(-１00）2所以Ex<EY，則Ｓx右移４位,Ex+(100)２＝(10）２=EY。SX右移四位后SX＝0.0０0０１００1，通過舍入后SX=000１,通過對階、舍入后,X＝2（１０）2×（０.00０1)２尾數(shù)求和：SX+SY0001(ＳX）+0.1０1１(SＹ)０.110０(ＳX＋ＳY）結(jié)果為規(guī)格化數(shù)。所以：X+Y=２(１0)2×（SＸ＋SＹ）=２（10)2(０.１1００）2=(1１.0０)249刷新存儲器(簡稱刷存)的重要性能指標(biāo)是它的帶寬。實(shí)際工作中,顯示適配器的幾個功能部分要爭取刷存的帶寬。假設(shè)總帶寬50%用于刷新屏幕,保存5０％帶寬用于其他非刷新功能。?(1)若顯示工作方式采用分辨率為1024×768,顏色深度為3Bｙｔｅ，刷新頻率為72Hz,計算刷存總帶寬應(yīng)為多少？

(2）為達(dá)成這樣高的刷存帶寬，應(yīng)采用何種技術(shù)措施?解：(1)由于刷新所需帶寬=分辨率×每個像素點(diǎn)顏色深度×刷新速率所以１02４×7６８×3Ｂ×72／Ｓ=16５888KＢ/S=162MB/Ｓ刷新總帶寬應(yīng)為１６2MＢ/S×100/50=324MB／Ｓ(2)為達(dá)成這樣高的刷存帶寬，可采用如下技術(shù)措施：使用高速ＤＲAM芯片組成刷存刷存采用多體交叉結(jié)構(gòu)刷存至顯示控制器的內(nèi)部總線寬度由3２位提高到６４位,甚至１2８位刷存采用雙端口存儲器，將刷新端口與更新端口分開。5０一盤組共11片，記錄面為２0面,每面上外道直徑為1４英寸，內(nèi)道直徑為1０英寸，分203道。數(shù)據(jù)傳輸綠為９8３040B/S，磁盤轉(zhuǎn)速為3600轉(zhuǎn)／分。假定