FPGA-VERILOG-PID控制主要內(nèi)容

PID算法及其FPGA實(shí)現(xiàn)PID控制器結(jié)構(gòu)清晰，參數(shù)可調(diào)，適用于各種控制對(duì)象，PID控制器的核心思想是針對(duì)控制對(duì)象的控制需求，建立描述對(duì)象動(dòng)態(tài)特性的數(shù)學(xué)模型，通過(guò)PID參數(shù)整定實(shí)現(xiàn)在比例，微分，積分三個(gè)方面參數(shù)調(diào)整的控制策略來(lái)達(dá)到最佳系統(tǒng)響應(yīng)和控制效果，式子如下：在數(shù)字控制系統(tǒng)中，PID控制規(guī)律的實(shí)現(xiàn)必須用數(shù)值逼近的方法。當(dāng)采樣周期相當(dāng)時(shí)，用求和代替積分、用后向差分代替微分，使模擬PID離散化變?yōu)椴罘址匠獭Ｊ阶?.8就是我們的位置式PID算法：下面就是我們要實(shí)現(xiàn)上式PID算法。PID的FPGA實(shí)現(xiàn)：得到：Verilog實(shí)現(xiàn)：viewplaincopytoclipboardprint?`timescale

1ns

/

1ps

//////////////////////////////////////////////////////////////////////////////////

//

Company:

//

Engineer:

//

//

Create

Date:

21:02:51

05/14/2014

//

Design

Name:

//

Module

Name:

pid

//

Project

Name:

//

Target

Devices:

//

Tool

versions:

//

Description:

//

//

Dependencies:

//

//

Revision:

//

Revision

0.01

-

File

Created

//

Additional

Comments:

//

//////////////////////////////////////////////////////////////////////////////////

module

pid(

input

clk,

.a

(

s1

),

.b

(

s2

),

.s

(

uk_wire[16:0]

),

.clk

(clk)

);

endmodule

Testbench：viewplaincopytoclipboardprint?`timescale

1ns

/

1ps

////////////////////////////////////////////////////////////////////////////////

//

Company:

//

Engineer:

//

//

Create

Date:

21:34:28

05/14/2014

//

Design

Name:

pid

//

Module

Name:

J:/xilinx_project/pid/test.v

//

Project

Name:

pid

//

Target

Device:

//

Tool

versions:

//

Description:

//

//

Verilog

Test

Fixture

created

by

ISE

for

module:

pid

//

//

Dependencies:

//

//

Revision:

//

Revision

0.01

-

File

Created

//

Additional

Comments:

//

////////////////////////////////////////////////////////////////////////////////

module

test;

//

Inputs

reg

clk;

reg

rst_n;

reg

[8:0]

error;

//

Outputs

wire

[16:0]

uk;

//

Instantiate

the

Unit

Under

Test

(UUT)

pid

uut

(

.clk(clk),

.rst_n(rst_n),

.error(error),

.uk(uk)

);

initial

begin

//

Initialize

Inputs

clk

=

0;

rst_n

=

0;

error

=

0;

//

Wait

100

ns

for

global

reset

to

finish

#40

rst_n=1;

#20

error=9'b001111111;

#200

error=9'b000111111;

#200

error=9'b000011111;

#200

error=9'b000001111;

#200

error=9'b000000111;

#200

error=9'b000000011;

#800

error=0;

#200

error=9'b111000000;

#200

error=9'b111110000;

#200

error=9'b111111111;

#800

error=0;

//

#200

error=9'b100000001;

//

Add

stimulus

here

end

always

#10

clk=~clk;

endmodule

中途中mult的實(shí)現(xiàn)可以使用LUT或者DSP資源（上一篇博客也有說(shuō)）另外在modelsim安裝和編譯xilinx庫(kù)時(shí)，后面那個(gè)是在modelsim建立工程才要指定的，我這里是直接從xilinx中啟動(dòng)modelsimse的，（前提是要將xilinx的編譯庫(kù)添加進(jìn)modelsim）。Project-》designpropertiesEdit-》PreferencesProcess-》ProcessProperties仿真結(jié)果：不同于altera-modelsi