第三章邏輯門電路基礎(chǔ)

第三章邏輯門電路基礎(chǔ)第一頁，共一百零二頁，編輯于2023年，星期四●門電路概述●半導(dǎo)體二極管的開關(guān)特性●半導(dǎo)體三極管的開關(guān)特性●半導(dǎo)體MOS管的開關(guān)特性●TTL門電路 ●CMOS門電路●TTL電路與CMOS電路的接口第二頁，共一百零二頁，編輯于2023年，星期四3.1概述門電路：實(shí)現(xiàn)基本運(yùn)算、復(fù)合運(yùn)算的單元電路，如:與門、與非門、或····門電路中以高/低電平表示邏輯狀態(tài)的1和0獲得高、低電平的基本原理高/低電平都允許有一定的變化范圍第三頁，共一百零二頁，編輯于2023年，星期四正邏輯：高電平表示1，低電平表示0

負(fù)邏輯：高電平表示0，低電平表示1

3.2半導(dǎo)體二極管門電路

半導(dǎo)體二極管的結(jié)構(gòu)和外特性（Diode）第四頁，共一百零二頁，編輯于2023年，星期四VI=VIH

D截止VO=VOH=VCCVI=VIL

D導(dǎo)通VO=VOL=0.7V高電平：VIH=VCC低電平：VIL=0輸入VI輸出Vo3.2.1二極管的開關(guān)特性：第五頁，共一百零二頁，編輯于2023年，星期四二極管的開

關(guān)等效電路：二極管的動(dòng)態(tài)

電流波形：第六頁，共一百零二頁，編輯于2023年，星期四對(duì)二極管開關(guān)電路可得下列等效電路，如圖3-1-3(a)(b)(c)。⑴內(nèi)阻rD，導(dǎo)通壓降VON⑵忽略rD⑶忽略rD及VON第七頁，共一百零二頁，編輯于2023年，星期四設(shè)VCC=5VVIH=3V;VIL=0V二極管導(dǎo)通時(shí)VDF=0.6VABY0V0V0.6V0V3V0.6V3V0V0.6V3V3V3.6VABY000010100111規(guī)定2.4V以上為邏輯“1”0.8V以下為邏輯“0”3.2.2二極管與門第八頁，共一百零二頁，編輯于2023年，星期四3.2.3二極管或門ABY0V0V0V0V3V2.4V3V0V2.4V3V3V2.4VABY000011101111VCC=5VVIH=3V;VIL=0V二極管導(dǎo)通時(shí)VDF=0.6V規(guī)定2.4V以上為邏輯“1”規(guī)定0.8V以下為邏輯“0”第九頁，共一百零二頁，編輯于2023年，星期四3.3TTL門電路

3.3.1半導(dǎo)體三極管的開關(guān)特性雙極型三極管的開關(guān)特性（BJT,BipolarJunctionTransistor）

一、雙極型三極管的結(jié)構(gòu)管芯+三個(gè)引出電極+外殼第十頁，共一百零二頁，編輯于2023年，星期四基區(qū)薄低摻雜集電區(qū)低摻雜發(fā)射區(qū)高摻雜第十一頁，共一百零二頁，編輯于2023年，星期四以NPN為例說明工作原理：當(dāng)VCC

>>VBBbe

結(jié)正偏,bc結(jié)反偏e區(qū)發(fā)射大量的電子b區(qū)薄，只有少量的空穴bc反偏，大量電子形成IC第十二頁，共一百零二頁，編輯于2023年，星期四二、三極管的輸入特性和輸出特性VON

：開啟電壓硅管，0.5~0.7V鍺管，0.2~0.3V近似認(rèn)為:VBE<VONiB=0VBE≥VONiB

的大小由外電路電壓，電阻決定

第十三頁，共一百零二頁，編輯于2023年，星期四三極管的輸出特性

固定一個(gè)IB值，即得一條曲線，在VCE>0.7V

以后，基本為水平直線第十四頁，共一百零二頁，編輯于2023年，星期四特性曲線分三個(gè)部分放大區(qū)：條件VCE>0.7V,iB>0,iC隨iB成正比變化，ΔiC=βΔiB。飽和區(qū)：條件VCE<0.7V,iB>0,VCE很低，ΔiC

隨ΔiB增加變緩，趨于“飽和”。截止區(qū)：條件VBE=0V,iB=0,iC=0,c—e間“斷開”。仿真見NPN.EWB第十五頁，共一百零二頁，編輯于2023年，星期四三、雙極型三極管的基本開關(guān)電路當(dāng)：VI=VIL時(shí)，T截止，VO=VOH當(dāng)：VI=VIH時(shí)，T導(dǎo)通，VO=VOL第十六頁，共一百零二頁，編輯于2023年，星期四i）當(dāng)VI<VON時(shí)，三極管截止IB=0；

Ic=0；

VO=VOH≈VCC。ii）當(dāng)VI>VON時(shí)，三極管導(dǎo)通；基極電流iB

當(dāng)三極管處于飽和狀態(tài)時(shí)的基極飽和電流為：為保證三極管處于飽和應(yīng)使：

*注意：處于飽和時(shí)β小于處于線性放大區(qū)的β值。等效電路：

第十七頁，共一百零二頁，編輯于2023年，星期四圖解分析法：第十八頁，共一百零二頁，編輯于2023年，星期四四、三極管的開關(guān)等效電路截止?fàn)顟B(tài)飽和導(dǎo)通狀態(tài)第十九頁，共一百零二頁，編輯于2023年，星期四五、動(dòng)態(tài)開關(guān)特性從二極管已知，PN結(jié)存在電容效應(yīng)。在飽和與截止兩個(gè)狀態(tài)之間轉(zhuǎn)換時(shí)，iC的變化將滯后于VI，則VO的變化也滯后于VI。第二十頁，共一百零二頁，編輯于2023年，星期四六、三極管反相器三極管的基本開關(guān)電路就是非門實(shí)際應(yīng)用中，

為保證VI=VIL時(shí)T可靠截止，

常在輸入接入負(fù)壓。

當(dāng)：VI=VIL時(shí)，T截止，VO=VOH當(dāng)：VI=VIH時(shí)，T導(dǎo)通，VO=VOL第二十一頁，共一百零二頁，編輯于2023年，星期四例3.4.1：計(jì)算參數(shù)設(shè)計(jì)是否合理VIH=5VVIL=0Vβ=20；VCE(sat)=0.1VVEE=-8V10K3.3K1KVcc=5V仿真見單管反相器-例.EWB第二十二頁，共一百零二頁，編輯于2023年，星期四將發(fā)射極外接電路化為等效的VB與RB電路第二十三頁，共一百零二頁，編輯于2023年，星期四當(dāng)：當(dāng)：第二十四頁，共一百零二頁，編輯于2023年，星期四又：因此，參數(shù)設(shè)計(jì)合理第二十五頁，共一百零二頁，編輯于2023年，星期四3.4TTL反相器的電路結(jié)構(gòu)和工作原理一、電路結(jié)構(gòu)，設(shè)

第二十六頁，共一百零二頁，編輯于2023年，星期四二、電壓傳輸特性第二十七頁，共一百零二頁，編輯于2023年，星期四第二十八頁，共一百零二頁，編輯于2023年，星期四第二十九頁，共一百零二頁，編輯于2023年，星期四需要說明的幾個(gè)問題：第三十頁，共一百零二頁，編輯于2023年，星期四三、輸入噪聲容限第三十一頁，共一百零二頁，編輯于2023年，星期四3.4.2TTL反相器的靜態(tài)輸入特性和輸出特性①輸入特性第三十二頁，共一百零二頁，編輯于2023年，星期四第三十三頁，共一百零二頁，編輯于2023年，星期四第三十四頁，共一百零二頁，編輯于2023年，星期四②輸出特性第三十五頁，共一百零二頁，編輯于2023年，星期四T5導(dǎo)通；T4截止。2）輸出為低電平特性*當(dāng)iL增大時(shí)，VOL線性增大，但斜率很小，iL≤16mA。第三十六頁，共一百零二頁，編輯于2023年，星期四例：扇出系數(shù)（Fan-out），試計(jì)算門G1能驅(qū)動(dòng)多少個(gè)同樣的門電路負(fù)載。第三十七頁，共一百零二頁，編輯于2023年，星期四第三十八頁，共一百零二頁，編輯于2023年，星期四第三十九頁，共一百零二頁，編輯于2023年，星期四第四十頁，共一百零二頁，編輯于2023年，星期四第四十一頁，共一百零二頁，編輯于2023年，星期四第四十二頁，共一百零二頁，編輯于2023年，星期四一、傳輸延遲時(shí)間1、現(xiàn)象3.4.3TTL反相器的動(dòng)態(tài)特性第四十三頁，共一百零二頁，編輯于2023年，星期四二、交流噪聲容限

當(dāng)輸入信號(hào)為窄脈沖，且接近于tpd時(shí)，輸出變化跟不上，變化很小，因此交流噪聲容限遠(yuǎn)大于直流噪聲容限。（b）負(fù)脈沖

噪聲容限（a）正脈沖

噪聲容限第四十四頁，共一百零二頁，編輯于2023年，星期四三、電源的動(dòng)態(tài)尖峰電流第四十五頁，共一百零二頁，編輯于2023年，星期四1.兩種靜態(tài)下的電源負(fù)載電流不等空載條件下：*Vo=Vol時(shí)，T2,5導(dǎo)通，T4截至*Vo=VoH時(shí)，僅T1導(dǎo)通，第四十六頁，共一百零二頁，編輯于2023年，星期四2、動(dòng)態(tài)尖峰電流第四十七頁，共一百零二頁，編輯于2023年，星期四第四十八頁，共一百零二頁，編輯于2023年，星期四3.5其他類型的TTL門電路一、其他邏輯功能的門電路1.與非門第四十九頁，共一百零二頁，編輯于2023年，星期四2.或非門3.與或非門第五十頁，共一百零二頁，編輯于2023年，星期四4.異或門第五十一頁，共一百零二頁，編輯于2023年，星期四二、集電極開路的門電路1、推拉式輸出電路結(jié)構(gòu)的局限性①輸出電平不可調(diào)②負(fù)載能力不強(qiáng)，尤其是高電平輸出③輸出端不能并聯(lián)使用

OC門

第五十二頁，共一百零二頁，編輯于2023年，星期四2.OC邏輯門的特點(diǎn)及應(yīng)用①.由于采用另外一組供電電源VCC’，且一般VCC’

>VCC

，故可以提高輸出邏輯高電平的電壓值。②.由于采用集電極開路輸出,具有較大的電流驅(qū)動(dòng)能力,而且可以輸出端并聯(lián)進(jìn)一步增加電流輸出能力.③.構(gòu)成外部邏輯”線與”.第五十三頁，共一百零二頁，編輯于2023年，星期四3、OC門的結(jié)構(gòu)特點(diǎn)第五十四頁，共一百零二頁，編輯于2023年，星期四OC門實(shí)現(xiàn)的線與第五十五頁，共一百零二頁，編輯于2023年，星期四4、外接負(fù)載電阻RL的計(jì)算第五十六頁，共一百零二頁，編輯于2023年，星期四第五十七頁，共一百零二頁，編輯于2023年，星期四第五十八頁，共一百零二頁，編輯于2023年，星期四三、三態(tài)輸出門（ThreestateOutputGate,TS）第五十九頁，共一百零二頁，編輯于2023年，星期四三態(tài)門的用途第六十頁，共一百零二頁，編輯于2023年，星期四3.5.4TTL電路的改進(jìn)系列

（改進(jìn)指標(biāo)：)一、高速系列74H/54H

（High-SpeedTTL）1.電路的改進(jìn)(1)輸出級(jí)采用復(fù)合管（減小輸出電阻Ro）(2)減少各電阻值2.性能特點(diǎn)速度提高的同時(shí)功耗也增加第六十一頁，共一百零二頁，編輯于2023年，星期四第六十二頁，共一百零二頁，編輯于2023年，星期四二、肖特基系列74S/54S（SchottkyTTL）1.電路改進(jìn)采用抗飽和三極管用有源泄放電路代替74H系列中的R3減小電阻值2.性能特點(diǎn)速度進(jìn)一步提高，電壓傳輸特性沒有線性區(qū)，功耗增大第六十三頁，共一百零二頁，編輯于2023年，星期四第六十四頁，共一百零二頁，編輯于2023年，星期四三、低功耗肖特基系列

74LS/54LS（Low-PowerSchottkyTTL）四、74AS,74ALS（AdvancedLow-PowerSchottkyTTL）···2.5其他類型的雙極型數(shù)字集成電路*DTL：輸入為二極管門電路，速度低，已經(jīng)不用HTL：電源電壓高，Vth高，抗干擾性好，已被CMOS替代ECL：非飽和邏輯，速度快，用于高速系統(tǒng)I2L：屬飽和邏輯，電路簡(jiǎn)單，用于LSI內(nèi)部電路···3.6.1CMOS門電路

一.MOS管的開關(guān)特性第六十五頁，共一百零二頁，編輯于2023年，星期四1、MOS管的結(jié)構(gòu)S(Source)：源極G(Gate)：柵極D(Drain)：漏極B(Substrate):襯底金屬層氧化物層半導(dǎo)體層PN結(jié)第六十六頁，共一百零二頁，編輯于2023年，星期四N溝道增強(qiáng)型：當(dāng)加+VDS時(shí)，且VGS>VGS(th)N

D-S間形成導(dǎo)電溝道（N型層）,VGS(th)N>0N型開啟電壓P溝道增強(qiáng)型：當(dāng)加-VDS時(shí)，且VGS<VGS(th)P

D-S間形成導(dǎo)電溝道（P型層）,VGS(th)P<0P型開啟電壓第六十七頁，共一百零二頁，編輯于2023年，星期四2、MOS管的基本開關(guān)電路N型第六十八頁，共一百零二頁，編輯于2023年，星期四3、等效電路OFF，截止?fàn)顟B(tài)ON，導(dǎo)通狀態(tài)第六十九頁，共一百零二頁，編輯于2023年，星期四4、MOS管的四種類型增強(qiáng)型耗盡型大量正離子導(dǎo)電溝道第七十頁，共一百零二頁，編輯于2023年，星期四3.6.2CMOS反相器的電路結(jié)構(gòu)和工作原理N型P型一、工作原理第七十一頁，共一百零二頁，編輯于2023年，星期四1、當(dāng)Vi=VIL=0，由于T2（N型）,VGS2＜VGS（th）N，T2截止;

而T1（P）,VGS1=-VDD

＜VGS（th）P，T1導(dǎo)通。輸出VO=VOH≈VDD

2、當(dāng)Vi=VIH=VDD，由于T2（N型）,VGS2=VDD＞VGS2（th）N，T2導(dǎo)通;而T1（P型）,VGS1=0＞VGS1（th）P，T1截止。

輸出VO=VOL≈0N型P型第七十二頁，共一百零二頁，編輯于2023年，星期四二、電壓、電流傳輸特性第七十三頁，共一百零二頁，編輯于2023年，星期四三、輸入噪聲容限第七十四頁，共一百零二頁，編輯于2023年，星期四結(jié)論：可以通過提高VDD來提高噪聲容限第七十五頁，共一百零二頁，編輯于2023年，星期四3.6.3CMOS反相器的靜態(tài)輸入和輸出特性一、輸入特性第七十六頁，共一百零二頁，編輯于2023年，星期四第七十七頁，共一百零二頁，編輯于2023年，星期四二、輸出特性第七十八頁，共一百零二頁，編輯于2023年，星期四第七十九頁，共一百零二頁，編輯于2023年，星期四3.6.4CMOS反相器的動(dòng)態(tài)特性一、傳輸延遲時(shí)間第八十頁，共一百零二頁，編輯于2023年，星期四二、交流噪聲容限三、動(dòng)態(tài)功耗第八十一頁，共一百零二頁，編輯于2023年，星期四第八十二頁，共一百零二頁，編輯于2023年，星期四3.7.1其他類型的CMOS門電路一、其他邏輯功能的門電路1.與非門2.或非門N型P型N型P型第八十三頁，共一百零二頁，編輯于2023年，星期四帶緩沖極的CMOS門1、與非門第八十四頁，共一百零二頁，編輯于2023年，星期四帶緩沖極的CMOS門2.解決方法第八十五頁，共一百零二頁，編輯于2023年，星期四二、漏極開路的門電路（OD門）

N型第八十六頁，共一百零二頁，編輯于2023年，星期四第八十七頁，共一百零二頁，編輯于2023年，星期四三、CMOS傳輸門及雙向模擬開關(guān)1.傳輸門N型P型第八十八頁，共一百零二頁，編輯于2023年，星期四第八十九頁，共一百零二頁，編輯于2023年，星期四2.雙向模擬開關(guān)第九十頁，共一百零二頁，編輯于2023年，星期四四、三態(tài)輸出門N型P型第九十一頁，共一百零二頁，編輯于2023年，星期四三態(tài)門的用途第九十二頁，共一百零二頁，編輯于2023年，星期四3.8.1TTL與CMOS電路的接口*驅(qū)動(dòng)和負(fù)載門的關(guān)系無論是用TTL電路驅(qū)動(dòng)CMOS電路還是用CMOS電路驅(qū)動(dòng)TTL電路，驅(qū)動(dòng)門必須能為負(fù)載門提供合乎標(biāo)準(zhǔn)的高、低電平和足夠的驅(qū)動(dòng)電流，也就是必須同時(shí)滿足下列各式第九十三頁，共一百零二頁，編輯于2023年，星期四驅(qū)動(dòng)門

負(fù)載門CMOS驅(qū)動(dòng)TTL其中n和m分別為負(fù)載電流中IIH、IIL的格個(gè)數(shù)。TTL驅(qū)動(dòng)CMOS第九十四頁，共一百零二頁，編輯于2023年，星期四第九十五頁，共一百零二頁，編輯于2023年，星期四當(dāng)TTL驅(qū)動(dòng)CMOS電路時(shí)：TTL電路的VOH(min)≈2.4VCMOS電路VIH(min)≈3.5V。當(dāng)CMOS驅(qū)動(dòng)TT