一種多通道arinc429總線協(xié)議ip核的設計

一種多通道arinc429總線協(xié)議ip核的設計

1arinc429協(xié)議ip核的設計arinc429總體協(xié)議規(guī)定了航空電子郵件以及相關系統(tǒng)之間的數字信息傳輸規(guī)范。目前國內使用的ARINC429協(xié)議芯片均是從國外進口,其價格也比較昂貴,使用起來比較復雜,很難做到將其功能全都實現.針對此情況,國內一些單位也開展了針對ARINC429總線的大量研究,其中比較關鍵的研究在于設計出ARINC429的IP核,從而打破針對ARINC429協(xié)議芯片的技術封鎖.本文根據現有協(xié)議芯片的特性,結合以往IP核存在的問題,設計了一種可靠多通道的ARINC429協(xié)議IP核.最后對所設計的IP核進行了全面測試.2fpga邏輯設計本文基于FPGA技術來實現ARINC429協(xié)議處理模塊,設計了具有8個通道的ARINC429總線協(xié)議IP核,即在協(xié)議模塊內部有4發(fā)4收共8個通道,每個通道的設置以及控制工作都是可以獨立運行的.在FPGA內作邏輯設計時,可分為發(fā)送過程和接收過程.接收數據是發(fā)送數據的逆過程.邏輯設計結構圖如圖1所示.FPGA負責兩方面內容,一方面對PC主機發(fā)過來的總線地址進行譯碼,完成對總線數據收發(fā)的管理,另一方面則對ARINC429總線數據進行轉換和處理;調制解調電路則負責驅動ARINC429協(xié)議以及轉換電平信號ARINC429總線協(xié)議IP核按照功能結構劃分,可分為工作方式命令/狀態(tài)字寄存器、接收模塊、發(fā)送模塊、中斷控制模塊、定時模塊.本課題選用的是一片Altera公司的CycloneⅡ系列的EP2C5T144C8芯片,數據傳輸可分4路,兩個通道稱為一路,分為接收部分和發(fā)送部分.ARINC429總線協(xié)議IP核邏輯功能框圖如圖2所示.2.1核心接口系統(tǒng)設計發(fā)送模塊的作用是將以太網和USB總線上的信號轉換成串行差分信號,并對不同通道發(fā)送獨立的數據.發(fā)送模塊實現“0”、“1”電平到TTL電平差分串行碼的轉換.它由CPU接口邏輯、FIFO、控制邏輯、32位并行轉串行移位寄存器、以及波形產生邏輯等模塊組成.發(fā)送模塊邏輯設計框圖如圖3所示.控制邏輯模塊包括命令字寄存器和狀態(tài)字寄存器,命令字寄存器用來控制接口通信過程和工作模式,狀態(tài)字寄存器則用來獲取各個發(fā)送通道的狀態(tài)信息.FIFO包含256個32位的存儲單元,用來緩存CPU接口邏輯與32位并行轉串行移位寄存器之間的數據.波形產生邏輯可把32位并行的數字信號轉換成TTL電平差分信號.CPU接口邏輯負責兩方面的內容:一方面負責接收從FPGA傳輸過來的控制信號和地址信息,管理8通道4路數據接收和發(fā)送;另一方面將接收到的數據以及狀態(tài)信息傳輸到FPGA.CPU接口信號的具體定義如表1所示.發(fā)送模塊中CPU接口邏輯輸出的32位數據被寫入FIFO,且控制邏輯實時檢測著FIFO的狀態(tài),當FIFO不為空時,產生一個讀信號,把控制邏輯中的取數據位置‘1’,將獲取的數據補充上奇偶校驗位,再讀入至移位寄存器并經過波形產生邏輯以實現并行數據到串行數據的轉換.當計數器的值為32時,表明一個數據字轉換完成.此時,若FIFO不為空,則產生下一個讀信號,進行下一個數據字的轉換.最后得到的兩路信號Txout1和Txout0,送往ARINC429總線調制電路,產生ARINC429協(xié)議信號,從而產生雙極性歸零碼.命令字寄存器的位寬為8位.其中Bit5選擇429數據發(fā)送率,為‘1’時選擇100kb/s,為‘0’時選擇12.5kb/s.在設計發(fā)送模塊時采用狀態(tài)機方法,狀態(tài)轉移圖如圖4所示.其中,TX_IDLE是空閑狀態(tài),TX_PARITY是奇偶校驗處理狀態(tài),TX_SENDTIME是發(fā)送位間隔數據狀態(tài),TX_SENDDATA是發(fā)送數據狀態(tài),TX_ERROR是錯誤處理狀態(tài).在用VerilogHDL語言進行描述后,在集成開發(fā)環(huán)境QuartusⅡ7.2中實現仿真驗證2.2接收狀態(tài)模塊邏輯設計接收模塊的作用是把串行差分信號轉換成符合以太網和USB總線的并行數字信號,以供上位機讀取,對不同通道接收不同的數據數據接收和時鐘恢復用來接收調制解調電路發(fā)送過來的數據并獲取時鐘信號.控制邏輯包括命令字寄存器、狀態(tài)字寄存器、位計數、空白位計數以及奇偶校驗位.其中,命令字寄存器用來控制接口通信過程和工作模式,狀態(tài)字寄存器則用來獲取各個接收通道的狀態(tài)信息.FIFO包含256個32位的存儲單元,用來緩存CPU接口邏輯與32位并行轉串行移位寄存器之間的數據.地址寄存器存儲該通道的地址位,地址比較邏輯對地址寄存器和實際收到的數據中的地址位進行比較.在經過移位寄存器收到正確的32位串行字后,就可以進行串并轉換.若4路接收采用相同傳輸率的時鐘頻率進行串并轉換,然后根據命令字寄存器內容進行位數和奇偶校驗位比較,只有校驗正確方可作為有效信息發(fā)出中斷請求.然后再將正確的數據依次存入FIFO中,同時修改接收通道的狀態(tài)信息,并通知CPU接口邏輯數據已被正確接收,可以讀取FIFO.地址比較邏輯的VerilogHDL描述如下:在集成開發(fā)環(huán)境QuartusⅡ7.2中實現仿真驗證,圖7為接收模塊的時序仿真圖,觀察其中一個接收通道上的數據,rx_clk為接收時鐘信號,rst_n為復位信號,低電平有效,start表示開始接收,rxin1和rxin0為由接收模塊收到的ARINC429總線格式的串行數據,busy表示正在轉換.由時序仿真結果可以看出,設計的協(xié)議接收模塊可以正確實現ARINC429格式數據的接收.2.3中斷控制模塊中斷控制模塊用來控制發(fā)送模塊和接收模塊的工作過程,該模塊中有一個8位的中斷寄存器,每個通道占用一位,它通過中斷查詢方式使各通道按照一定的順序進行選通.當某一通道的工作信號有效時,則中斷寄存器的相應位置‘1’,中斷控制模塊則根據位數,依次查詢并響應對應通道的中斷請求,并產生一個寫信號,通過與串并轉換產生的寫信號相‘或′作為FIFO的寫信號.在某通道的中斷響應完畢后,則中斷寄存器的相應位置‘0’,因此在多個通道同時請求時,就避免了數據傳輸的錯誤.中斷產生時序如圖8所示.2.4時鐘信號分頻定時模塊可為協(xié)議處理模塊提供超時管理,提供給FPGA內部頻率選擇模塊的工作時鐘源.所以需要在接口邏輯中設計時鐘信號分頻電路,從而提供各個通道的時鐘信號.FPGA內部邏輯工作頻率為2MHz,在經過分頻電路后,得到高低兩組時鐘頻率.由上述可知,命令字寄存器Cwreg中引腳At-xsel和Arcvsel決定著ARINC429總線數據發(fā)送和接收的速率,有12.5kHz和100kHz兩種時鐘供主機選擇.分頻電路結構框圖如圖9所示.3信號接收時序仿真在各子模塊設計完成后,對各模塊進行綜合驗證,測試在多通道情況下各路通道數據的發(fā)送和接收情況.多通道數據發(fā)送時序仿真圖如圖10所示,多通道數據接收時序仿真圖如圖11所示.從總體的時序仿真結果可以看出,本文設計的ARINC429總線協(xié)議IP核可以實現多通道數據的轉換、處理和收發(fā).該IP核方便配置、可軟件重構、易于擴展且速度比較快,節(jié)省了資源,可降低機載總線和總線設備維護的成本,提高總線數據傳輸的靈活性和可靠性,為實現與ARINC429