07微電子《集成電路設(shè)計(jì)原理》考試復(fù)習(xí)材料

考試題型：一：填空題〔7個(gè)題目，30分〕二：簡(jiǎn)答題〔4624分〕三：分析設(shè)計(jì)題〔4個(gè)題目，10+12+12+12=46分〕復(fù)習(xí)題目及參考答案：填空題1．按規(guī)模分類集成電路主要有哪些？小規(guī)模集成電路SS，中規(guī)模集成電路MS，大規(guī)模集成電路LS，超大規(guī)模集成電路VLS，特大規(guī)模集成電路ULS成電路GS。什么是摩爾定律？參看教材第4頁。光刻的工藝過程有哪些？什么是Scaling-down？Scaling-down是指集成電路中的器件尺寸等比例縮小器件性能不變差，襯底摻雜濃度要相應(yīng)增大。影響閾值電壓的因素有哪些？CMOSNMOS增加型，PMOS增加型；NMOS地，PMOS管的體端接V 。 DDCMOS規(guī)律電路的功耗由3局部組成，分別是動(dòng)態(tài)功耗、開關(guān)過程中的短路功耗和靜態(tài)功耗；增大器件的閾值電壓有利于減小短路功耗和靜態(tài)飽和負(fù)載NMOS3個(gè)主要缺點(diǎn)是：輸出高電平有閾值損失，輸出低電平不是0，Kr，輸出低電尋常有靜態(tài)功耗。3高電平、低電平和高阻態(tài)。什么是襯偏效應(yīng)？什么是上升時(shí)間和下降時(shí)間，什么是傳輸延遲時(shí)間？簡(jiǎn)答題MOS18什么是閂鎖效應(yīng)？其防護(hù)措施是什么？答：閂鎖效應(yīng)是CMOS工藝所特有的寄生效應(yīng)，嚴(yán)峻會(huì)導(dǎo)致電路的失效，甚至燒毀芯片。閂NMOSPNPMOSn-p-n-p降低寄生雙極晶體管的增益；使襯底加反向偏壓；加保護(hù)環(huán)；用外延襯底；承受SOICMOS技術(shù)。深亞微米CMOS工藝的主要改進(jìn)是什么？答：淺溝槽隔離代替LOCOS隔離；外延雙阱工藝代替單阱工藝；逆向摻雜和圍繞摻雜代替均勻的溝道摻雜；NMOS、PMOS分別承受n+、p+硅柵；在溝道兩端形成很淺的源、漏延長(zhǎng)區(qū)；硅化物自對(duì)準(zhǔn)構(gòu)造；銅互聯(lián)代替鋁互聯(lián)。作用。答：1.薄膜制備工藝：包括氧化工藝和薄膜淀積工藝。該工藝通過生長(zhǎng)或淀積的方法集成電路制作過程中所需的各種材料的薄膜，如金屬層、絕緣層等。上。到晶圓片的特定位置上，形成晶體管的源漏端以及歐姆接觸等。SOICMOSCMOS12.減小了pn34.極大減小了源、pn結(jié)面積，從而減小了pn5.有利于抑制短溝效應(yīng)；6.有很好的抗幅照性能；7.實(shí)現(xiàn)三維立體集成。簡(jiǎn)述動(dòng)態(tài)電路的優(yōu)點(diǎn)和存在的問題。答：優(yōu)點(diǎn)：1.削減了MOS管，有利于減小面積；2.減小了電容，有利于提高速度；3.保持了無比電路的特點(diǎn)。存在的問題：靠電荷存儲(chǔ)效應(yīng)保存信息，影響電路的牢靠性；存在電荷共享、級(jí)聯(lián)、電荷泄漏等問題；需要時(shí)鐘信號(hào)掌握，增加設(shè)計(jì)簡(jiǎn)單性。CMOS答：1.無比電路,具有最大的規(guī)律擺幅；在低電平狀態(tài)不存在直流導(dǎo)通電流；靜態(tài)功耗低；直流噪聲容限大；承受對(duì)稱設(shè)計(jì)獲得最正確性能。什么是LOCOS工藝，它有什么優(yōu)缺點(diǎn)？答：LOCOS工藝是指硅的局部氧化，是一種隔離技術(shù)，即是在器件之間進(jìn)展氧化實(shí)現(xiàn)隔離以免它們相互影響；優(yōu)點(diǎn)：避開了過大的氧化層臺(tái)階影響硅片的平坦度、進(jìn)而影響了金屬連線的牢靠性；缺點(diǎn)：鳥嘴的形成，使有源區(qū)面積比幅員設(shè)計(jì)的小。假設(shè)要求的氧化層很厚，外表仍舊有較0.54Tox。分析設(shè)計(jì)題MOS晶體管各是什么類型，標(biāo)明每個(gè)MOS作狀態(tài)，設(shè)全部晶體管的閾值電壓確實(shí)定值都是1V。2V 5V 5V5V5V 2V0.4V 0V

1V 4V(b)解：

(c)

(d)增加型NMOSFET，VT

1V, V VGS

V 0，工作于線性區(qū)。DS增加型NMOSFET，VT

1V, VDS

V VGS

0，工作于飽和區(qū)。耗盡型NMOSFET，VT

VDS

V VGS

0，工作于飽和區(qū)。增加型PMOSFET，VT己標(biāo)出)

V VGS

V 0，工作于線性區(qū)。(柵、源、漏極自DS如下圖，M1和M2VB

V VG

V ，A假設(shè)都是NMOS，它們各工作在什么狀態(tài)?假設(shè)都是PMOS，它們各工作在什么狀態(tài)？證明兩管串聯(lián)的等效導(dǎo)電因子是K

effKK /(K1 2 解：

K )。2CV<V-V<VM1B G T AM2于是對(duì)M1而言，有V V 0，即Vc<V-V。又V-V<V，即V V V ，GS T G T G T A DS GS TM1而對(duì)M2而言，有V VGS T

V M2DSNMOSFETPMOSFETPMOSFET，則M1區(qū)，M2取一例證明。以此題中的NMOSFET和給定的偏壓為例，兩個(gè)NMOS管等效為一個(gè)NMOS管后，依V<V-V<VM1、M2和等效管MeffB G T AI K(V V D1 1 G

V )2CI KD2

[(V V V 2 G T B(V VG

V )2]CI K (V V V )2Deff eff G T BI I 則有D1 D2

I

由I ＝I

知： 1 1 1K K 1 2

eff

D1

K K 1 2

eff即K =KK/(K+K)eff 1 2 1 2設(shè)計(jì)一個(gè)CMOS反相器，VTP

=–0.7V，VTN

=0.6V，VDD

=3.3V，K=60μA/V2,NK=25μA/V2,L=0.6μm，P要求Vit

=1.6V，計(jì)算WN

/W；P10VTPVTN有±15%的變化，考慮最壞狀況反相器的規(guī)律閾值將如何變化。解：利用規(guī)律閾值公式V it

代入數(shù)值得到K=1。V V 1K (V V )TNr DD1KTP1rN而比例因子K K Nr KP

K”W /LN N K”W /LP P

K” W N N，K” WP P故而有W/W=K×K’/K’=5/12=0.42。N P r P N依V公式有itV TN1K (V TN1K (VrV )DDTP1 1KV it

TN DD TP2r最壞狀況下，V ＝15％×0.6V＝0.09V，TNV ＝－15％×〔－0.7V〕＝0.105V，TPV ＝10％×3.3V＝0.33VDD則Vit

＝0.2625V，相對(duì)誤差為

V 100%16.4%，itVitit即規(guī)律閾值變化范圍為1.6×1±16.％4．230畫出一個(gè)2輸入的類NMOS與非門，假設(shè)V=5V，V=0.8V，V=-1V， =2，DD TN TP n pNMOS8，PMOS2，電路的輸出高、低電平是多少。解：NMOSVddFAB輸出高電尋常，A、B管至少有一個(gè)截止,此時(shí)PMOS導(dǎo)通，故而VOH

5V；輸出低電尋常，V V VA B IH

5VNMOSNMOS管，由于下拉力量很強(qiáng)，此時(shí)N管處于線性區(qū)，P管處于飽和區(qū)，依I I 有：DP DNK (VP G

V V TP S

K [(V VN G

V S

(V VG

V )2]DK 而N

W /2 N

4 代入數(shù)據(jù)，有V

0.51VK W OLP P P分析下面2個(gè)電路的規(guī)律功能，假設(shè)全部輸入高電平都是5V0V，電源電5V，全部MOS0.8V2優(yōu)缺點(diǎn)?！?〕 〔2〕解：電路〔1〕YABAB，Vol

0，AB0V

5V；規(guī)律功能掌握信號(hào)S1～S4FAB1000AB規(guī)律功能掌握信號(hào)S1～S4FAB1000oh電路〔2〕YABABABAB，低電平0V，高電平4.2V。主要優(yōu)缺點(diǎn)：電路〔1〕構(gòu)造簡(jiǎn)潔，節(jié)約面積，規(guī)律電平與輸入狀態(tài)相關(guān)，驅(qū)動(dòng)力量差，噪聲容限小。電路〔2〕構(gòu)造規(guī)整，規(guī)律敏捷，轉(zhuǎn)變輸入信號(hào)可以實(shí)現(xiàn)對(duì)AB有閾值損失，驅(qū)動(dòng)力量差，噪聲容限小。一個(gè)NMOSS1~S4A、BYA、BYS1~S4分別為1、B的掌握信號(hào)表達(dá)式。ABS4 ABS3S2S1解：Y = ABS1 + ABS2 + ABS3 +ABS4FFAB0111FAB0001FAB0110FAB10018.〔10〕以下圖是一個(gè)由MOSCoS算此電路圖中PMOSNMOSVDDVDDCiVDDA BABABCBiVDDAXCiCiACiBBVDDABCiACoBA解：此電路圖實(shí)現(xiàn)一個(gè)全加器的功能，其中S代表全加器的輸出和，Co代表全加器的輸出進(jìn)位。它們的規(guī)律關(guān)系達(dá)表示如下所示：CoAB(AB)CiS(ABCi

)CoABCi14PMOS14NMOS7．畫出實(shí)現(xiàn)YABCDABC的靜態(tài)CMOSMOSK,分析幾個(gè)輸入同步變化的等效反相器的導(dǎo)電因子〔K電路有最小的低電平噪聲容限。

KPe