電工電子技術(shù)及應(yīng)用 課件 第九章 數(shù)字集成門電路

9.1數(shù)字集成電路9.2幾種TTL門電路9.3CMOS門電路9.4TTL電路與COMS電路的連接9.1數(shù)字集成電路集成電路是一種微型電子器件或部件。它采用一定的工藝，把一個(gè)電路中所需的晶體管、二極管、電阻、電容和電感等元件及布線互連在一起，制作在一小塊或幾小塊半導(dǎo)體晶片或介質(zhì)基片上，然后封裝在一個(gè)管殼內(nèi)，成為具有所需電路功能的微型結(jié)構(gòu)；其中所有元件在結(jié)構(gòu)上組成了一個(gè)整體，使電子元件實(shí)現(xiàn)了微小型化、低功耗和高可靠性。大多數(shù)應(yīng)用芯片都是基于硅材料的集成電路。９．１．１集成電路的制造技術(shù)類型世界上生產(chǎn)最多、使用最多的集成電路為半導(dǎo)體集成電路。而半導(dǎo)體數(shù)字集成電路（以下簡(jiǎn)稱數(shù)字集成電路）主要分為ＴＴＬ、ＣＭＯＳ和ＥＣＬ三大類。ＥＣＬ和ＴＴＬ為雙極型集成電路，基本元器件為雙極型半導(dǎo)體器件，其主要特點(diǎn)是速度快、帶負(fù)載能力強(qiáng)，但功耗較大、集成度較低。其中ＴＴＬ電路的性能價(jià)格比最佳，故應(yīng)用最廣泛。ＭＯＳ電路為單極型集成電路，又稱為ＭＯＳ集成電路，它采用金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管制造，其主要特點(diǎn)是結(jié)構(gòu)簡(jiǎn)單，制造方便，集成度高，功耗低，但速度較慢。ＭＯＳ集成電路又分為Ｐ溝道金屬氧化物半導(dǎo)體、Ｎ溝道金屬氧化物半導(dǎo)體和復(fù)合互補(bǔ)金屬氧化物半導(dǎo)體等類型。ＭＯＳ電路中應(yīng)用最廣泛的為ＣＭＯＳ電路，它與ＴＴＬ電路一起成為數(shù)字集成電路中兩大主流產(chǎn)品。ＣＭＯＳ數(shù)字集成電路主要分為４０００系列（４５００系列）、５４ＨＣ／７４ＨＣ系列、５４ＨＣＴ／７４ＨＣＴ系列等，實(shí)際上這三大系列之間的引腳功能和排列順序是相同的，只是某些參數(shù)不同而已。９．１．２集成電路的分裝類型１．ＤＩＰ雙列直插式封裝

ＤＩＰ是指采用雙列直插形式封裝的集成電路芯片，]絕大多數(shù)中小規(guī)模集成電路（ＩＣ）均采用這種封裝形式，其引腳數(shù)一般不超過(guò)１００個(gè)。如圖９．１．１所示，采用ＤＩＰ封裝的ＣＰＵ芯片有兩排引腳，需要插入到具有ＤＩＰ結(jié)構(gòu)的芯片插座上。當(dāng)然，也可以直接插在有相同焊孔數(shù)和幾何排列的電路板上進(jìn)行焊接。ＤＩＰ封裝的芯片在從芯片插座上插拔時(shí)應(yīng)特別小心，以免損壞引腳。

雙列直插式集成電路的識(shí)別標(biāo)記多為半圓形凹口，有的用金屬封裝標(biāo)記或凹坑標(biāo)記。這類集成電路的引腳排列方式也是從標(biāo)記開始，沿逆時(shí)針?lè)较蛞来螢椋?、２、３、…，如圖９．１．２所示。

Ｉｎｔｅｌ系列ＣＰＵ中的８０８８就采用這種封裝形式，緩存（Ｃａｃｈｅ）和早期的內(nèi)存芯片也是這種封裝形式。２．ＳＩＰ單列直插式封裝

ＳＩＰ封裝并無(wú)一定形態(tài)，就芯片的排列方式而言，ＳＩＰ可為多芯片模塊的平面式２Ｄ封裝，也可再利用３Ｄ封裝結(jié)構(gòu)，以有效縮減封裝面積。而其內(nèi)部接合技術(shù)可以是單純的打線接合，亦可使用覆晶接合，也可二者混用。除了２Ｄ與３Ｄ的封裝結(jié)構(gòu)外，另一種以多功能性基板整合組件的方式也可納入ＳＩＰ的涵蓋范圍。此技術(shù)主要是將不同組件內(nèi)藏于多功能基板中，亦可視為ＳＩＰ的概念，達(dá)到功能整合的目的。不同的芯片排列方式與不同的內(nèi)部接合技術(shù)搭配，使ＳＩＰ的封裝形態(tài)產(chǎn)生多樣化的組合，并可依照客戶或產(chǎn)品的需求加以定制化或彈性生產(chǎn)。單列直插型集成電路的識(shí)別標(biāo)記有的用倒角，有的用凹坑。這類集成電路引腳的排列方式也是從標(biāo)記開始，從左向右依次為１、２、３、…，如圖９．１．３所示。３．ＳＯＰ表面焊接式封裝ＳＯＰ是一種很常見的元器件形式。圖９．１．４所示為表面貼裝型封裝之一，引腳從封裝兩側(cè)引出呈海鷗翼狀（Ｌ字形）。材料有塑料和陶瓷兩種。４．ＱＦＰ塑料方型扁平式封裝和ＰＦＰ塑料扁平組件式封裝ＱＦＰ封裝的芯片引腳之間距離很小，管腳很細(xì)，一般大規(guī)?；虺笮图呻娐范疾捎眠@種封裝形式，其引腳數(shù)一般在１００個(gè)以上。用這種形式封裝的芯片必須采用ＳＭＤ（表面安裝設(shè)備技術(shù)）將芯片與主板焊接起來(lái)。采用ＳＭＤ安裝的芯片不必在主板上打孔，一般在主板表面上有設(shè)計(jì)好的相應(yīng)管腳的焊點(diǎn)。將芯片各腳對(duì)準(zhǔn)相應(yīng)的焊點(diǎn)，即可實(shí)現(xiàn)與主板的焊接。用這種方法焊上去的芯片，如果不用專用工具是很難拆卸下來(lái)的。扁平型封裝的集成電路多為雙列型，這種集成電路為了識(shí)別管腳，一般在端面一側(cè)有一個(gè)類似引腳的小金屬片，或者在封裝表面上有一色標(biāo)或凹口作為標(biāo)記。其引腳排列方式是：從標(biāo)記開始，沿逆時(shí)針?lè)较蛞来螢椋薄ⅲ?、３、…，如圖９．１．５所示。但應(yīng)注意，有少量的扁平封裝集成電路的引腳是順時(shí)針排列的。Ｉｎｔｅｌ系列ＣＰＵ中，８０２８６、８０３８６和某些４８６主板采用這種封裝形式。５．ＰＧＡ插針網(wǎng)格陣列封裝ＰＧＡ芯片封裝形式在芯片的內(nèi)外有多個(gè)方陣形的插針，每個(gè)方陣形插針沿芯片的四周間隔一定距離排列。如圖９．１．６所示，根據(jù)引腳數(shù)目的多少，可以圍成２～５圈。安裝時(shí)，將芯片插入專門的ＰＧＡ插座。為使ＣＰＵ能夠更方便地安裝和拆卸，從４８６芯片開始，出現(xiàn)一種名為ＺＩＦ的ＣＰＵ插座，專門用來(lái)滿足ＰＧＡ封裝的ＣＰＵ在安裝和拆卸上的要求。Ｉｎｔｅｌ系列ＣＰＵ中，８０４８６和Ｐｅｎｔｉｕｍ、ＰｅｎｔｉｕｍＰｒｏ均采用這種封裝形式。６．ＢＧＡ球柵陣列封裝隨著集成電路技術(shù)的發(fā)展，對(duì)集成電路的封裝要求更加嚴(yán)格，大多數(shù)的高腳數(shù)芯片皆轉(zhuǎn)而使用ＢＧＡ封裝技術(shù)，如圖９．１．７所示。ＢＧＡ一出現(xiàn)便成為ＣＰＵ、主板上南／北橋芯片等高密度、高性能、多引腳封裝的最佳選擇?？傊?，由于ＣＰＵ和其他超大型集成電路的不斷發(fā)展，集成電路的封裝形式也不斷作出相應(yīng)的調(diào)整變化，而封裝形式的進(jìn)步又將反過(guò)來(lái)促進(jìn)芯片技術(shù)向前發(fā)展。９．１．３集成電路的規(guī)模類型集成電路一般是在一塊厚０．２～０．５ｍｍ、面積約為０．５ｍｍ２的Ｐ型硅片上通過(guò)平面工藝制作成的。這種硅片（稱為集成電路的基片）上可以做出包含十個(gè)（或更多）集二極管、電阻、電容和連接導(dǎo)線為一體的電路。與分立元器件相比，集成電路元器件有以下特點(diǎn)：（１）單個(gè)元器件的精度不高，受溫度影響也較大，但在同一硅片上用相同工藝制造出來(lái)的元器件性能比較一致，對(duì)稱性好，相鄰元器件的溫度差別小，因而同一類元器件溫度特性也基本一致。（２）集成電阻及電容的數(shù)值范圍窄，數(shù)值較大的電阻、電容占用硅片面積大。所以集成電阻一般在幾十歐～幾十千歐范圍內(nèi)，電容一般為幾十皮法。電感目前不能集成。（３）元器件性能參數(shù)的絕對(duì)誤差比較大，而同類元器件性能參數(shù)的比值比較精確。（４）縱向ＮＰＮ管的β值較大，占用硅片面積小，容易制造。而橫向ＰＮＰ管的β值很小，但其ＰＮ結(jié)的耐壓高。根據(jù)集成電路規(guī)模的大小，數(shù)字集成電路通常分為小規(guī)模集成電路（ＳＳＩ）、中規(guī)模集成電路（ＭＳＩ）、大規(guī)模集成電路（ＬＳＩ）和超大規(guī)模集成電路（ＶＬＳＩ）。１）小規(guī)模集成電路小規(guī)模集成電路通常指含邏輯門個(gè)數(shù)小于１０（或含元件數(shù)小于１００）的電路，可實(shí)現(xiàn)基本邏輯門的集成。２）中規(guī)模集成電路中規(guī)模集成電路通常指含邏輯門數(shù)為１０～９９（或含元件數(shù)為１００～９９９）的電路，可實(shí)現(xiàn)功能部件的集成，如數(shù)據(jù)選擇器、數(shù)據(jù)分配器、譯碼器、編碼器、加法器、乘法器、比較器、寄存器和計(jì)數(shù)器。３）大規(guī)模集成電路大規(guī)模集成電路通常指含邏輯門數(shù)為１０００～９９９９（或含元件數(shù)為１０００～９９９９９）的電路，在一個(gè)芯片上集合１０００個(gè)以上電子元件的集成電路，可實(shí)現(xiàn)子系統(tǒng)集成。４）超大規(guī)模集成電路超大規(guī)模集成電路通常指含邏輯門數(shù)大于１００００（或含元件數(shù)大于１０００００）的電路，可實(shí)現(xiàn)大型存儲(chǔ)器、大型微處理器等復(fù)雜系統(tǒng)的集成。９．２幾種ＴＴＬ門電路９．２．１ＴＴＬ反相器ＴＴＬ集成邏輯門電路的輸入和輸出結(jié)構(gòu)均采用半導(dǎo)體三極管，所以稱晶體管晶體管邏輯門電路，簡(jiǎn)稱ＴＴＬ電路。在這里簡(jiǎn)單介紹ＴＴＬ反相器的電路及工作原理，重點(diǎn)掌握其特性曲線和主要參數(shù)。１．ＴＴＬ反相器分析１）ＴＴＬ反相器的基本電路帶電阻負(fù)載的ＢＪＴ反相器的動(dòng)態(tài)性能不理想。因而，在保持邏輯功能不變的前提下，可以另外加若干元器件以改善其動(dòng)態(tài)性能，如減少由于ＢＪＴ基區(qū)電荷存儲(chǔ)效應(yīng)和負(fù)載電容所引起的延時(shí)。這需改變反相器輸入電路和輸出電路的結(jié)構(gòu)，以形成ＴＴＬ反相器的基本電路。電路組成如圖９．２．１所示。２）ＴＴＬ反相器的工作原理這里主要分析ＴＴＬ反相器的邏輯關(guān)系，并估算電路中有關(guān)各點(diǎn)的電壓，以得到簡(jiǎn)單的定量概念。（１）當(dāng)輸入為高電平，ｕＩ＝３．６Ｖ時(shí)，電源ＵＣＣ通過(guò)Ｒｂｌ和Ｖ１的集電結(jié)向Ｖ２、Ｖ３提供基極電流，使Ｖ２、Ｖ３飽和，輸出為低電平，ｕＯ＝０．２Ｖ。此時(shí)ＵＢ１＝ＵＢＣ１＋ＵＢＥ２＋ＵＢＥ３＝（０．７＋０．７＋０．７）Ｖ＝２．１Ｖ。可見，Ｖ１的發(fā)射結(jié)處于反向偏置，而集電結(jié)處于正向偏置。所以Ｖ１處于發(fā)射結(jié)和集電結(jié)倒置使用的放大狀態(tài)。由于Ｖ２和Ｖ３飽和，ＵＣ３＝０．２Ｖ，同時(shí)可估算出ＵＣ２的值：ＵＣ２＝ＵＣＥ２＋ＵＢ３＝（０．２＋０．７）Ｖ＝０．９Ｖ。此時(shí)，ＵＢ４＝ＵＣ２＝０．９Ｖ，則作用于Ｖ４的發(fā)射結(jié)和二極管ＶＤ的串聯(lián)支路的電壓為ＵＣ２－ｕＯ＝（０．９－０．２）Ｖ＝０．７Ｖ，顯然，Ｖ４和ＶＤ均截止，實(shí)現(xiàn)了反相器的邏輯關(guān)系：輸入為高電平時(shí)，輸出為低電平。（２）當(dāng)輸入為低電平，且ＵＩ＝０．２Ｖ時(shí)，Ｖ１的發(fā)射結(jié)導(dǎo)通，其基極電壓等于輸入低電壓加上發(fā)射結(jié)正向壓降，即：ＵＢ１＝（０．２＋０．７）Ｖ＝０．９Ｖ。此時(shí)ＵＢ１作用于Ｖ１的集電結(jié)和Ｖ２、Ｖ３的發(fā)射結(jié)上，使Ｖ２、Ｖ３都截止，輸出為高電平。由于Ｖ２截止，ＵＣＣ通過(guò)Ｒｃ２向Ｖ４提供基極電流，致使Ｖ４和ＶＤ導(dǎo)通，其電流流入負(fù)載。輸出電壓為ｕＯ＝ＵＣＣ－ＵＢＥ４－ＵＤ＝（５－０．７－０．７）Ｖ＝３．６Ｖ。同樣也實(shí)現(xiàn)了反相器的邏輯關(guān)系：輸入為低電平時(shí)，輸出為高電平。２．ＴＴＬ反相器的特性及參數(shù)１）ＴＴＬ反相器的傳輸特性圖９．２．２所示為用折線近似的ＴＴＬ反相器的傳輸特性曲線。傳輸特性由４條線段ＡＢ、Ｃ、ＣＤ和ＤＥ所組成。ＡＢ段：此時(shí)輸入電壓ｕＩ很低，Ｖ１的發(fā)射結(jié)為正向偏置。在穩(wěn)態(tài)情況下，Ｖ１飽和致使Ｖ２和Ｖ３截止，同時(shí)Ｖ４導(dǎo)通。輸出ｕＯ＝3.6Ｖ為高電平。ＢＣ段：當(dāng)ｕＩ的值大于Ｂ點(diǎn)的值時(shí)，由Ｖ１的集電極向Ｖ２的基極供給電流，但Ｖ１仍保持飽和狀態(tài)，這就需要使Ｖ１的發(fā)射結(jié)和集電結(jié)均為正向偏置。在ＢＣ段內(nèi)，Ｖ２對(duì)ｕＩ的增量作線性放大，電壓增量上Δｕｃ２通過(guò)Ｖ４的電壓跟隨作用而使輸出端形成輸出電壓的增量－（Ｒｃ２／Ｒｅ２）ΔｕＢ２，且在一定范圍內(nèi)，有ΔｕＢ２＝ΔｕＩ，所以傳輸特性ＢＣ段的斜率為ｄｕＯ／ｄｕＩ＝－Ｒｃ２／Ｒｅ２＝－１．６。必須注意到在ＢＣ段內(nèi)，Ｒｅ２上所產(chǎn)生的電壓降還不足以使Ｖ３的發(fā)射結(jié)正向偏置，Ｖ３仍維持截止?fàn)顟B(tài)。ＣＤ段：當(dāng)ｕＩ的值繼續(xù)增加并超越Ｃ點(diǎn)，使Ｖ３飽和導(dǎo)通，輸出電壓迅速下降至ｕＯ≈０．２Ｖ。ＤＥ段：當(dāng)ｕＩ的值從Ｄ點(diǎn)再繼續(xù)增加時(shí)，Ｖ１將進(jìn)入倒置放大狀態(tài)，保持ｕＯ＝０．２Ｖ。至此，得到了ＴＴＬ反相器的ＡＢＣＤＥ折線型傳輸特性。２）ＴＴＬ反相器的主要參數(shù)（１）輸出高電平ＵＯＨ：典型值為３Ｖ。（２）輸出低電平ＵＯＬ：典型值為０．３Ｖ。（３）開門電平ＵＯＮ：在額定負(fù)載下，確保輸出為標(biāo)準(zhǔn)低電平ＵＳＬ時(shí)的輸入電平稱為開門電平。一般要求ＵＯＮ≥１．８Ｖ。它是在保證輸出為額定低電平的條件下，允許的最小輸入高電平的數(shù)值。（４）關(guān)門電平ＵＯＦＦ：關(guān)門電平是指輸出電平上升到標(biāo)準(zhǔn)高電平ＵＳＨ時(shí)的輸入電平。一般要求ＵＯＦＦ≤０．８Ｖ。它是在保證輸出為額定高電平的條件下，允許的最大輸入低電平的數(shù)值。（５）閾值電壓ＵＴＨ：電壓傳輸特性曲線轉(zhuǎn)折區(qū)中點(diǎn)所對(duì)應(yīng)的ｕＩ值稱為閾值電壓ＵＴＨ（又稱門檻電平）。通常ＵＴＨ≈１．４Ｖ。（６）噪聲容限（ＵＮＬ和ＵＮＨ）：噪聲容限也稱抗干擾能力，它反映門電路在多大的干擾電壓下仍能正常工作。ＵＮＬ和ＵＮＨ越大，電路的抗干擾能力越強(qiáng)。３）ＴＴＬ反相器的輸入、輸出特性（１）輸入、輸出特性。

為了正確地處理門電路與門電路之間、門電路與負(fù)載之間的連接問(wèn)題，必須了解門電路輸入端和輸出端的伏安特性，即輸入特性和輸出特性。①輸入特性。在ＴＴＬ反相器電路中，如果僅僅考慮輸入信號(hào)是高電平和低電平而不是某一個(gè)中間值的情況，可將輸入端的等效電路畫成如圖９．２．３所示的形式。此時(shí)輸入特性實(shí)際針對(duì)的是Ｖ１管。ａ．輸入低電平時(shí)的情況。低電平輸入（ＵＩＬ≤０．８Ｖ）時(shí)的等效電路如圖９．２．３（ａ）所示。此時(shí)低電平輸入電流ＩＩＬ較大，當(dāng)ＵＣＣ＝５Ｖ，ＵＩＬ＝０．２Ｖ時(shí)，對(duì)應(yīng)近似分析時(shí)，常用ＩＩＳ來(lái)代替。ＩＩＳ表示輸入端短路（ＵＩＬ＝０）時(shí)的電流。顯然ＩＩＳ比ＩＩＬ稍大一點(diǎn)。一般產(chǎn)品規(guī)定ＩＩＬ＜１．６ｍＡ。ｂ．輸入為高電平時(shí)的情況。高電平輸入（ＵＩＨ≥２Ｖ）時(shí)的等效電路如圖９．２．３（ｂ）所示。此時(shí)Ｖ１管處于倒置工作狀態(tài)，其β≈０，高電平輸入電流ＩＩＨ實(shí)際是Ｖ１管發(fā)射結(jié)處于反偏時(shí)的漏電流，其值很小，為μＡ級(jí)。７４系列門電路的每個(gè)輸入端的ＩＩＨ≤４０μＡ。③輸出特性。輸出特性主要針對(duì)Ｖ３、Ｖ４管。門電路輸出端的帶負(fù)載能力用扇出系數(shù)來(lái)衡量，扇出系數(shù)定義為門電路所能驅(qū)動(dòng)同類門的最大數(shù)目，用ＮＯ表示。ａ．輸出為低電平（ＵＯ＝ＵＯＬ≤０．４Ｖ）時(shí)的情況。輸出為低電平時(shí)輸出端帶負(fù)載的情形如圖９．２．４所示，這時(shí)驅(qū)動(dòng)門的Ｖ導(dǎo)通。有電流從負(fù)載門的輸入端灌入驅(qū)動(dòng)門的Ｖ３管，“灌電流”由此得名。

灌電流的來(lái)源是負(fù)載門的低電平輸入電流ＩＩＬ，很顯然，負(fù)載門的個(gè)數(shù)增加，灌電流增大，此時(shí)驅(qū)動(dòng)門低電平輸出電流為

式中，Ｎ１是低電平輸出時(shí)對(duì)應(yīng)負(fù)載門的數(shù)目。由于Ｖ３管的導(dǎo)通電阻為ＲＯＮ，所以為了保證ＵＯＬ≤０．４Ｖ，必須限制負(fù)載門的數(shù)目Ｎ１。ＩＯＬ是門電路的一個(gè)參數(shù)，產(chǎn)品規(guī)定ＩＯＬ＝１６ｍＡ。由此可得出，輸出低電平時(shí)所能驅(qū)動(dòng)同類門的個(gè)數(shù)為Ｎ１稱為輸出低電平時(shí)的扇出系數(shù)。ｂ．輸出為高電平（ＵＯ＝ＵＯＨ≥２．４Ｖ）時(shí)的情況。輸出為高電平時(shí)輸出端帶負(fù)載的情形如圖９．２．５所示，這時(shí)驅(qū)動(dòng)門的Ｖ４管導(dǎo)通，Ｖ３管截止。這時(shí)有電流從驅(qū)動(dòng)門Ｖ４流向負(fù)載門，即為“拉電流”。拉電流與負(fù)載門的高電平輸入電流ＩＩＨ相關(guān)，很顯然，負(fù)載門的個(gè)數(shù)增加，拉電流增大，此時(shí)高電平輸出電流為式中，Ｎ２是高電平輸出時(shí)對(duì)應(yīng)負(fù)載門的數(shù)目。由于Ｖ４管的導(dǎo)通電阻為ＲＯＮ，所以：為了保證ＵＯＨ≥２．４Ｖ，必須限制負(fù)載門的數(shù)目Ｎ２。ＩＯＨ是門電路的一個(gè)參數(shù)，產(chǎn)品規(guī)定ＩＯＨ＝0.4ｍＡ。由此可得出，輸出高電平時(shí)所能驅(qū)動(dòng)同類門的個(gè)數(shù)為Ｎ２稱為輸出高電平時(shí)的扇出系數(shù)。一般Ｎ１≠Ｎ２，常取兩者中較小的值作為門電路總的扇出系數(shù)ＮＯ。（２）輸入端負(fù)載特性。９．２．５輸出為高電平時(shí)輸出端帶負(fù)載的情形在具體使用門電路時(shí)，有時(shí)需要在輸入端與地之間或者輸入端與信號(hào)的低電平之間接入電阻ＲＰ，如圖９．２．６所示。由圖９．２．６可知，因?yàn)檩斎腚娏髁鬟^(guò)ＲＰ，這就必然會(huì)在ＲＰ上產(chǎn)生壓降而形成輸入端電位ｕＩ。而且，ＲＰ越大，ｕＩ也越高。由圖９．２．７所示的曲線給出了ｕＩ隨ＲＰ變化的規(guī)律，即輸入端負(fù)載特性。由圖可知：式（９．２．３）表明，在ＲＰ?Ｒ１的條件下，ｕＩ幾乎與ＲＰ成正比。但是當(dāng)ｕＩ上升到１．４Ｖ以后，Ｖ２和Ｖ３的發(fā)射結(jié)同時(shí)導(dǎo)通，將ｕＢ１鉗位在２．１Ｖ左右，所以即使ＲＰ再增大，ｕＩ也不會(huì)再升高了。這時(shí)ｕＩ與ＲＰ也就不再遵守式（９．２．３）的關(guān)系，特性曲線趨近于ｕＩ＝１．４Ｖ的一條水平線。

ＴＴＬ門電路的輸出高低電平不是一個(gè)固定值，而是一個(gè)范圍。同樣，它的輸入高低電平也有一個(gè)范圍，即ＴＴＬ門電路的輸入信號(hào)允許一定的容差，稱為噪聲容限。

在圖９．２．８中，若門Ｇ１輸出為低電平，則門Ｇ２輸入也為低電平。如果由于某種干擾，使Ｇ２的輸入低電平高于Ｇ１輸出低電平的最大值ＵＯＬ（ｍａｘ），從電壓傳輸特性曲線上看，只要這個(gè)值不大于ＵＯＦＦ，Ｇ２的輸出電壓仍大于ＵＯＨ（ｍｎ），即邏輯關(guān)系仍是正確的。因此在輸入低電平時(shí)，把關(guān)門電平ＵＯＦＦ與ＵＯＬ（ｍａｘ）之差稱為電平噪聲容限，用ＵＮＬ來(lái)表示，即低電平噪聲容限：若門Ｇ１輸出為高電平，則門Ｇ２輸入也為高電平。如果由于某種干擾，使Ｇ２的輸入高電平低于Ｇ１輸出高電平的最小值ＵＯＨ（ｍｉｎ），從電壓傳輸特性曲線上看，只要這個(gè)值不小于ＵＯＮ，Ｇ２的輸出電壓仍小于ＵＯＬ（ｍａｘ），邏輯關(guān)系仍是正確的。因此在輸入高電平時(shí)，把ＵＯＨ（ｍｉｎ）與開門電平ＵＯＮ之差稱為高電平噪聲容限，用ＵＮＨ來(lái)表示，即高電平噪聲容限：噪聲容限是用來(lái)說(shuō)明門電路抗干擾能力大小的。高電平噪聲容限的大小限制了門電路輸入端所允許的最大負(fù)向干擾幅度。低電平噪聲容限的大小限制了門電路輸入端所允許的最大正向干擾幅度。所以，噪聲容限越大，電路的抗干擾能力越強(qiáng)。３．常用ＴＴＬ與非門集成電路常用的ＴＴＬ與非門集成電路有７４００和７４２０等芯片，７４００是一種有四個(gè)二輸入與非門的集成電路，７４２０是有兩個(gè)四輸入與非門的集成電路，其引線端子如圖９．２．９所示（未標(biāo)注的端子為空端、ＵＣＣ為電源端、ＧＮＤ為接地端），其主要參數(shù)可查閱相關(guān)手冊(cè)。９．２．２其他邏輯功能的ＴＴＬ門電路１．與非門基本ＴＴＬ反相器不難改變成為多輸入端的與非門。它的主要特點(diǎn)是在電路的輸入端采用了多發(fā)射極的ＢＪＴ，ＴＴＬ集成與非門電路圖及邏輯符號(hào)如圖９．２．１０所示。工作原理：（１）輸入全部為高電平。當(dāng)輸入Ａ、Ｂ、Ｃ均為高電平，即ＵＩＨ＝３．６Ｖ時(shí)，Ｖ１的基極電位足以使Ｖ１的集電結(jié)和Ｖ２、Ｖ５的發(fā)射結(jié)導(dǎo)通。而Ｖ２的集電極壓降可以使Ｖ３導(dǎo)通，但它不能使Ｖ４導(dǎo)通。Ｖ５由Ｖ２提供足夠的基極電流而處于飽和狀態(tài)。因此輸出為低電平：ＵＯ＝ＵＯＬ＝ＵＣＥ５≈0.3Ｖ。（２）輸入至少有一個(gè)為低電平。當(dāng)輸入至少有一個(gè)（Ａ端）為低電平，即ＵＩＬ＝０．３Ｖ時(shí)，Ｖ１與Ａ端連接的發(fā)射結(jié)正向?qū)?，Ｖ１集電極電位ＵＣ１使Ｖ２、Ｖ５均截止，而Ｖ２的集電極電壓足以使Ｖ３和Ｖ４導(dǎo)通。因此輸出為高電平：ＵＯ＝ＵＯＨ≈ＵＣＣ－ＵＢＥ３－ＵＢＥ４＝５－０．７－０．７＝３．６Ｖ。綜上所述，當(dāng)輸入全為高電平時(shí)，輸出為低電平，這時(shí)Ｖ５飽和，電路處于開門狀態(tài)；當(dāng)輸入端至少有一個(gè)為低電平時(shí)，輸出為高電平，這時(shí)Ｖ５截止，電路處于關(guān)門狀態(tài)。即輸入全為１時(shí)，輸出為０；輸入有０時(shí)，輸出為１。由此可見，電路的輸出與輸入之間滿足與非邏輯關(guān)系，即ＴＴＬ與非門的傳輸特性曲線的形式和非門的基本一致，不再贅述。２．或非門ＴＴＬ或非門集成電路有７４ＬＳ０２、７４ＬＳ２７等。ＴＴＬ或非門電路如圖９．２．１１所示。Ｖ１和Ｖ１′為輸入級(jí)；Ｖ２和Ｖ′２的兩個(gè)集電極并接，兩個(gè)發(fā)射極并接；Ｖ４、ＶＤ、Ｖ３構(gòu)成推拉式輸出級(jí)。當(dāng)Ａ、Ｂ兩輸入端都是低電平（如０Ｖ）時(shí)，Ｖ１和Ｖ′１的基極都被鉗位在０．７Ｖ左右，所以Ｖ２、Ｖ′２及Ｖ３截止，Ｖ４、ＶＤ導(dǎo)通，輸出Ｆ為高電平。當(dāng)Ａ、Ｂ兩輸入端中有一個(gè)為高電平時(shí)，如ＵＩＡ＝ＵＯＨ，則Ｖ１的基極為高電平，驅(qū)動(dòng)Ｖ２和Ｖ３飽和導(dǎo)通。Ｖ２管集電極電平ＵＣ２大約為１Ｖ，使Ｖ４、ＶＤ截止。因此輸出Ｆ為低電平。綜上所述，該電路只有在輸入端全部為低電平時(shí)，才輸出高電平，只要有一個(gè)或兩個(gè)為高電平輸入時(shí)，輸出就為低電平，所以該電路實(shí)現(xiàn)“或非”邏輯功能，即３．與或非門ＴＴＬ與或非門集成電路有７４ＬＳ５４、７４ＬＳ５５等。由圖９．２．１２可見，當(dāng)Ａ、Ｂ都為高電平時(shí)，Ｖ２和Ｖ３飽和導(dǎo)通，Ｖ４截止，輸出Ｆ為低電平；同理，當(dāng)Ｃ、Ｄ都為高電平時(shí)，Ｖ′２和Ｖ３飽和導(dǎo)通，Ｖ４截止，也使輸出Ｆ為低電平。故當(dāng)Ａ、Ｂ都為高電平或者Ｃ、Ｄ都為高電平時(shí)，輸出Ｆ為低電平。只有Ａ、Ｂ不同時(shí)為高電平并且Ｃ、Ｄ也不同時(shí)為高電平時(shí)，Ｖ２和Ｖ′２同時(shí)截止，使Ｖ３截止而Ｖ４飽和導(dǎo)通，輸出Ｆ才為高電平。因此，Ｆ和Ａ、Ｂ及Ｃ、Ｄ間是“與或非”關(guān)系，即９．３ＣＭＯＳ門電路ＣＭＯＳ邏輯門電路是在ＴＴＬ電路問(wèn)世之后，開發(fā)出的第二種廣泛應(yīng)用的數(shù)字集成器件，從發(fā)展趨勢(shì)來(lái)看，由于制造工藝的改進(jìn)，ＣＭＯＳ電路的性能有可能超越ＴＴＬ而成為占主導(dǎo)地位的邏輯器件。ＣＭＯＳ電路的工作速度可與ＴＴＬ相比較，而它的功耗和抗干擾能力則遠(yuǎn)優(yōu)于ＴＴＬ。此外，幾乎所有的超大規(guī)模存儲(chǔ)器件，以及ＰＬＤ器件都采用ＣＭＯＳ工藝制造，且費(fèi)用較低。早期生產(chǎn)的ＣＭＯＳ門電路為４０００系列，隨后發(fā)展為４０００Ｂ系列。當(dāng)前與ＴＴＬ兼容的ＣＭＯＳ器件如７４ＨＣＴ系列等可與ＴＴＬ器件交換使用。９．３．１ＣＭＯＳ反相器１．ＣＭＯＳ反相器的工作原理

由本書模擬部分已知，ＭＯＳＦＥＴ有Ｐ溝道和Ｎ溝道兩種，每種中又有耗盡型和增強(qiáng)型兩類。由Ｎ溝道和Ｐ溝道兩種ＭＯＳＦＥＴ組成的電路稱為互補(bǔ)ＭＯＳ或ＣＭＯＳ電路。圖９．３．１所示為ＣＭＯＳ反相器電路，由兩只增強(qiáng)型ＭＯＳＦＥＴ組成，其中一個(gè)為Ｎ溝道結(jié)構(gòu)，另一個(gè)為Ｐ溝道結(jié)構(gòu)。它們的開啟電壓分別是：ＵＧＳ（ｔｈ）Ｐ＜０，ＵＧＳ（ｔｈ）Ｎ＞０。當(dāng)ｕＩ＝０Ｖ時(shí)，ｕＧＳＮ＝０Ｖ，開關(guān)管ＶＯ截止，ｕＧＳＰ＝－ＵＤＤ，負(fù)載管ＶＬ導(dǎo)通，輸出ｕＯ≈ＵＤＤ。當(dāng)ｕＩ＝ＵＤＤ時(shí)，ｕＧＳＮ＝ＵＤＤ，開關(guān)管ＶＯ導(dǎo)通，ｕＧＳＰ＝０Ｖ，負(fù)載管ＶＬ截止，輸出ｕＯ≈０Ｖ。２．ＣＭＯＳ反相器的電壓傳輸特性圖9.3.2所示為ＣＭＯＳ反相器電壓傳輸特性曲線。９．３．２其他邏輯功能的ＣＭＯＳ門電路ＣＭＯＳ系列邏輯門電路中，除上述介紹的反相器（非門）外，還有與非門、或非門等電路。并且實(shí)際的ＣＭＯＳ邏輯電路多數(shù)都帶有輸入保護(hù)電路和緩沖電路。１．ＣＭＯＳ與非門電路圖9.3.3所示為兩輸入ＣＭＯＳ“與非”門電路，其中包括兩個(gè)串聯(lián)的Ｎ溝道增強(qiáng)型ＭＯＳ管和兩個(gè)并聯(lián)的Ｐ溝道增強(qiáng)型ＭＯＳ管。每個(gè)輸入端連到一個(gè)Ｎ溝道和一個(gè)Ｐ溝道ＭＯＳ管的柵極。當(dāng)Ａ、Ｂ兩個(gè)輸入端均為高電平時(shí)，Ｖ１、Ｖ２導(dǎo)通，Ｖ３、Ｖ４截止，輸出為低電平。當(dāng)Ａ、Ｂ兩個(gè)輸入端中只要有一個(gè)為低電平時(shí)，Ｖ１、Ｖ２中必有一個(gè)截止，Ｖ３、Ｖ４中必有一個(gè)導(dǎo)通，輸出為高電平。電路的邏輯關(guān)系為由此可以看出：ｎ個(gè)輸入端的與非門必須有ｎ個(gè)ＮＭＯＳ管串聯(lián)和ｎ個(gè)ＰＭＯＳ管并聯(lián)。２．ＣＭＯＳ或非門電路圖９．３．４所示為兩輸入ＣＭＯＳ“或非”門電路，其連接形式正好和“與非”門電路相反，Ｖ１、Ｖ２兩個(gè)ＮＭＯＳ驅(qū)動(dòng)管是并聯(lián)的，Ｖ３、Ｖ４兩個(gè)ＰＭＯＳ負(fù)載管是串聯(lián)的，每個(gè)輸入端（Ａ或Ｂ）都直接連到配對(duì)的ＮＭＯＳ管和ＰＭＯＳ管的柵極。當(dāng)Ａ、Ｂ兩個(gè)輸入端均為低電平時(shí)，Ｖ１、Ｖ２截止，Ｖ３、Ｖ４導(dǎo)通，輸出Ｆ為高電平；當(dāng)Ａ、Ｂ兩個(gè)輸入中有一個(gè)為高電平時(shí)，Ｖ１、Ｖ２中必有一個(gè)導(dǎo)通，Ｖ３、Ｖ４中必有一個(gè)截止，