ic半導(dǎo)體測(cè)試基礎(chǔ)中文版1

/本章節(jié)我們來說說最基本的測(cè)試——開短路測(cè)試（Open-ShortTest），說說測(cè)試的目的和方法。

一．測(cè)試目的

Open-ShortTest也稱為ContinuityTest或ContactTest，用以確認(rèn)在器件測(cè)試時(shí)所有的信號(hào)引腳都與測(cè)試系統(tǒng)相應(yīng)的通道在電性能上完成了連接，并且沒有信號(hào)引腳與其他信號(hào)引腳、電源或地發(fā)生短路。

測(cè)試時(shí)間的長短直接影響測(cè)試成本的高低，而減少平均測(cè)試時(shí)間的一個(gè)最好方法就是盡可能早地發(fā)現(xiàn)并剔除壞的芯片。Open-Short測(cè)試能快速檢測(cè)出DUT是否存在電性物理缺陷，如引腳短路、bondwire缺失、引腳的靜電損壞、以與制造缺陷等。

另外，在測(cè)試開始階段，Open-Short測(cè)試能與時(shí)告知測(cè)試機(jī)一些與測(cè)試配件有關(guān)的問題，如ProbeCard或器件的Socket沒有正確的連接。

二．測(cè)試方法

Open-Short測(cè)試的條件在器件的規(guī)格數(shù)或測(cè)試計(jì)劃書里通常不會(huì)提與，但是對(duì)大多數(shù)器件而言，它的測(cè)試方法與參數(shù)都是標(biāo)準(zhǔn)的，這些標(biāo)準(zhǔn)值會(huì)在稍后給出。

基于PMU的Open-Short測(cè)試是一種串行（Serial）靜態(tài)的DC測(cè)試。首先將器件包括電源和地的所有管腳拉低至“地”（即我們常說的清0），接著連接PMU到單個(gè)的DUT管腳，并驅(qū)動(dòng)電流順著偏置方向經(jīng)過管腳的保護(hù)二極管——

一個(gè)負(fù)向的電流會(huì)流經(jīng)連接到地的二極管（圖3-1），一個(gè)正向的電流會(huì)流經(jīng)連接到電源的二極管（圖3-2），電流的大小在100uA到500uA之間就足夠了。大家知道，當(dāng)電流流經(jīng)二極管時(shí)，會(huì)在其P-N結(jié)上引起大約0.65V的壓降，我們接下來去檢測(cè)連接點(diǎn)的電壓就可以知道結(jié)果了。

既然程序控制PMU去驅(qū)動(dòng)電流，那么我們必須設(shè)置電壓鉗制，去限制Open管腳引起的電壓。Open-Short測(cè)試的鉗制電壓一般設(shè)置為3V——當(dāng)一個(gè)Open的管腳被測(cè)試到，它的測(cè)試結(jié)果將會(huì)是3V。

串行靜態(tài)Open-Short測(cè)試的優(yōu)點(diǎn)在于它使用的是DC測(cè)試，當(dāng)一個(gè)失效（failure）發(fā)生時(shí)，其準(zhǔn)確的電壓測(cè)量值會(huì)被數(shù)據(jù)記錄（datalog）真實(shí)地檢測(cè)并顯示出來，不管它是Open引起還是Short導(dǎo)致。缺點(diǎn)在于，從測(cè)試時(shí)間上考慮，會(huì)要求測(cè)試系統(tǒng)對(duì)DUT的每個(gè)管腳都有相應(yīng)的獨(dú)立的DC測(cè)試單元。對(duì)于擁有PPPMU結(jié)構(gòu)的測(cè)試系統(tǒng)來說，這個(gè)缺點(diǎn)就不存在了。

當(dāng)然，Open-Short也可以使用功能測(cè)試（FunctionalTest）來進(jìn)行，我會(huì)在后面相應(yīng)的章節(jié)提與。

圖3-1.對(duì)地二極管的測(cè)試

測(cè)試下方連接到地的二極管，用PMU抽取大約-100uA的反向電流；設(shè)置電壓下限為-1.5V，低于-1.5V（如-3V）為開路；設(shè)置電壓上限為-0.2V，高于-0.2V（如-0.1V）為短路。此方法僅限于測(cè)試信號(hào)管腳（輸入、輸出與IO口），不能應(yīng)用于電源管腳如VDD和VSS.

圖3-2.對(duì)電源二極管的測(cè)試

測(cè)試上方連接到電源的二極管，用PMU驅(qū)動(dòng)大約100uA的正向電流；設(shè)置電壓上限為1.5V，高于1.5V（如3V）為開路；設(shè)置電壓下限為0.2V，低于0.2V（如0.1V）為短路。此方法僅限于測(cè)試信號(hào)管腳（輸入、輸出與IO口），不能應(yīng)用于電源管腳如VDD和VSS.

電源類管腳結(jié)構(gòu)和信號(hào)類管腳不一樣，無法照搬上述測(cè)試方法。不過也可以測(cè)試其開路情形，如遵循已知的良品的測(cè)量值，直接去設(shè)置上下限。

第四章.DC參數(shù)測(cè)試（1）

摘要本章節(jié)我們來說說DC參數(shù)測(cè)試，大致有以下內(nèi)容，

歐姆定律等基礎(chǔ)知識(shí)

DC測(cè)試的各種方法

各種DC測(cè)試的實(shí)現(xiàn)

各類測(cè)試方法的優(yōu)缺點(diǎn)

基本術(shù)語

在大家看DC測(cè)試部分之前，有幾個(gè)術(shù)語大家還是應(yīng)該知道的，如下：

HotSwitching

熱切換，即我們常說的帶電操作，在這里和relay（繼電器）有關(guān)，指在有電流的情況下斷開relay或閉合relay的瞬間就有電流流過（如：閉合前relay兩端的電位不等）。熱切換會(huì)減少relay的使用壽命，甚至直接損壞relay，好的程序應(yīng)避免使用熱切換。

Latch-up

閂鎖效應(yīng)，由于在信號(hào)、電源或地等管腳上施加了錯(cuò)誤的電壓，在CMOS器件內(nèi)部引起了大電流，造成局部電路受損甚至燒毀，導(dǎo)致器件壽命縮短或潛在失效等災(zāi)難性的后果。

Binning

Binning（我很苦惱這玩意漢語怎么說——譯者）是一個(gè)按照芯片測(cè)試結(jié)果進(jìn)行自動(dòng)分類的過程。在測(cè)試程序中，通常有兩種Binning的方式——hardbinning和softbinning.Hardbinning控制物理硬件實(shí)體（如機(jī)械手）將測(cè)試后的芯片放到實(shí)際的位置中去，這些位置通常放著包裝管或者托盤。Softbinning控制軟件計(jì)數(shù)器記錄良品的種類和不良品的類型，便于測(cè)試中確定芯片的失效類別。Hardbinning的數(shù)目受到外部自動(dòng)設(shè)備的制約，而Softbinning的數(shù)目原則上沒有限制。下面是一個(gè)Binning的例子：

Bin#

類別01

100MHz下良品02

75MHz下良品10

Open-Short測(cè)試不良品11

整體IDD測(cè)試不良品12

整體功能測(cè)試不良品13

75MHz功能測(cè)試不良品14

功能測(cè)試VIL/VIH不良品15

DC測(cè)試VOL/VOH不良品16

動(dòng)態(tài)/靜態(tài)IDD測(cè)試不良品17

IIL/IIH漏電流測(cè)試不良品

從上面簡單的例子中我們可以看到，Hardbin0，Softbin01-02是良品，是我們常說的GoodBin；而Hardbin1,Softbin10-17是不良品，也就是我們常說的FailedBin。測(cè)試程序必須通過硬件接口提供必要的Binning信息給handler，當(dāng)handler接收到一個(gè)器件的測(cè)試結(jié)果，它會(huì)去判讀其Binning的信息，根據(jù)信息將器件放置到相應(yīng)位置的托盤或管帶中。第四章.DC參數(shù)測(cè)試（2）

ProgramFlow

測(cè)試程序流程中的各個(gè)測(cè)試項(xiàng)之間的關(guān)系對(duì)DC測(cè)試來說是重要的，很多DC測(cè)試要求前提條件，如器件的邏輯必須達(dá)到規(guī)定的邏輯狀態(tài)要求，因此，在DC測(cè)試實(shí)施之前，通常功能測(cè)試需要被驗(yàn)證無誤。如果器件的功能不正確，則后面的DC測(cè)試結(jié)果是沒有意義的。圖4-1的測(cè)試流程圖圖解了一個(gè)典型的測(cè)試流程，我們可以看到GrossFunctionalTest在DCTest之前實(shí)施了，這將保證所有的器件功能都已經(jīng)完全實(shí)現(xiàn)，并且DC測(cè)試所有的前提條件都是滿足要求的。

我們?cè)谥贫y(cè)試程序中的測(cè)試流程時(shí)要考慮的因素不少，最重要的是測(cè)試流程對(duì)生產(chǎn)測(cè)試效率的影響。一個(gè)好的流程會(huì)將基本的測(cè)試放在前面，盡可能早的發(fā)現(xiàn)可能出現(xiàn)的失效，以提升測(cè)試效率，縮短測(cè)試時(shí)間。其它需要考慮的因素可能有：測(cè)試中的信息收集、良品等級(jí)區(qū)分等，確保你的測(cè)試流程滿足所有的要求。

圖4-1.測(cè)試流程

生產(chǎn)測(cè)試進(jìn)行一段時(shí)間后，測(cè)試工程師應(yīng)該去看看測(cè)試記錄，決定是否需要對(duì)測(cè)試流程進(jìn)行優(yōu)化——出現(xiàn)不良品頻率較高的測(cè)試項(xiàng)應(yīng)該放到流程的前面去。TestSummary

測(cè)試概要提供了表明測(cè)試結(jié)果的統(tǒng)計(jì)信息，它是為良率分析提供依據(jù)的，因此需要盡可能多地包含相關(guān)的信息，最少應(yīng)該包含總測(cè)試量、總的良品數(shù)、總的不良品數(shù)以與相應(yīng)的每個(gè)子分類的不良品數(shù)等。在生產(chǎn)測(cè)試進(jìn)行的時(shí)候，經(jīng)常地去看一下TestSummary可以實(shí)時(shí)地去監(jiān)控測(cè)試狀態(tài)。圖4-2顯示的是一個(gè)Summary的實(shí)例。第四章.DC參數(shù)測(cè)試（3）

DC測(cè)試與隱藏電阻

許多DC測(cè)試或驗(yàn)證都是通過驅(qū)動(dòng)電流測(cè)量電壓或者驅(qū)動(dòng)電壓測(cè)量電流實(shí)現(xiàn)的，其實(shí)質(zhì)是測(cè)量電路中硅介質(zhì)產(chǎn)生的電阻值。當(dāng)測(cè)試模式為驅(qū)動(dòng)電流時(shí)，測(cè)量到的電壓為這部分電阻上產(chǎn)生的電壓；與之相似，驅(qū)動(dòng)電壓時(shí)，測(cè)量到的電流為這部分電阻消耗的電流。

我們按照器件規(guī)格書來設(shè)計(jì)半導(dǎo)體電路，基本上每條半導(dǎo)體通路的導(dǎo)通電壓、電路電阻等詳細(xì)的參數(shù)都已規(guī)定；整體傳導(dǎo)率也可能隨著器件不同的功能狀態(tài)而改變，而處于全導(dǎo)通、半導(dǎo)通和不導(dǎo)通的狀態(tài)。

在DC參數(shù)測(cè)試中歐姆定律用于計(jì)算所測(cè)試的電阻值，驗(yàn)證或調(diào)試DC測(cè)試時(shí)，我們可以將待測(cè)的電路看作電阻來排除可能存在的缺陷，通過驅(qū)動(dòng)和測(cè)量得到的電壓和電流值可以計(jì)算出這個(gè)假設(shè)電阻的阻抗。

ParameterDescriptionTestConditionsMinMaxUnitVOLOutputLowVoltageVDD=Min,IOL=8.0mA

0.4V

我們可以用VOL這個(gè)參數(shù)來舉例說明：VOL=0.4V，IOL=8.0mA，這個(gè)參數(shù)陳述了輸出門電路驅(qū)動(dòng)邏輯0時(shí)在輸出8mA電流情況下其上的電壓不能高于0.4V這樣一個(gè)規(guī)則。了解了這個(gè)信息，我們可以通過歐姆定律去計(jì)算器件管腳上擁有的輸出電阻，看它是否滿足設(shè)計(jì)要求。通過定律公式R=V/I我們可以知道，器件設(shè)計(jì)時(shí)，其輸出電阻不能高于50ohm，但是我們?cè)谝?guī)格書上看不到“輸出電阻”字樣，取而代之的是VOL和IOL這些信息。

注：很多情況下我們可以用電阻代替待測(cè)器件去驗(yàn)證整個(gè)測(cè)試相關(guān)環(huán)節(jié)的正確性，它能排除DUT以外的錯(cuò)誤，如程序的錯(cuò)誤或負(fù)載板的問題，是非常有效的調(diào)試手段。第四章.DC參數(shù)測(cè)試（4）-VOH/IOH

VOH/IOH

VOH指器件輸出邏輯1時(shí)輸出管腳上需要保證的最低電壓（輸出電平的最小值）；IOH指器件輸出邏輯1時(shí)輸出管腳上的負(fù)載電流（為拉電流）。下表是256x4靜態(tài)RAM的VOH/IOH參數(shù)說明：

ParameterDescriptionTestConditionsMinMaxUnitVOHOutputHighVoltageVDD=4.75V,IOH=-5.2mA2.4

V測(cè)試目的

VOH/IOH測(cè)試實(shí)際上測(cè)量的是輸出管腳在輸出邏輯1時(shí)的電阻，此測(cè)試確保輸出阻抗?jié)M足設(shè)計(jì)要求，并保證在嚴(yán)格的VOH條件下提供所定義的IOH電流。

測(cè)試方法

VOH/IOH測(cè)試可以通過靜態(tài)或動(dòng)態(tài)方式實(shí)現(xiàn)，這里我們先說說靜態(tài)方法。如圖4-3，靜態(tài)測(cè)試時(shí)，器件的所有輸出管腳被預(yù)置到輸出邏輯1狀態(tài)，測(cè)試機(jī)的PMU單元通過內(nèi)部繼電器的切換連接到待測(cè)的輸出管腳，接著驅(qū)動(dòng)（拉出）IOH電流，測(cè)量此時(shí)管腳上的電壓值并與定義的VOH相比較，如果測(cè)量值低于VOH，則判不合格。對(duì)于單個(gè)PMU的測(cè)試機(jī)來說，這個(gè)過程不斷地被重復(fù)直到所有的輸出管腳都經(jīng)過測(cè)試，而PPPMU結(jié)構(gòu)的測(cè)試機(jī)則可以一次完成。注：1）使用VDDmin作為此測(cè)試最差情形；

2）IOH是拉出的電流，對(duì)測(cè)試機(jī)來說它是負(fù)電流；

3）測(cè)試時(shí)需要設(shè)置電壓鉗制。

圖4-3.VOH測(cè)試

阻抗計(jì)算

VOH測(cè)試檢驗(yàn)了器件當(dāng)輸出邏輯1時(shí)輸出管腳輸送電流的能力，另一種檢驗(yàn)這種能力的途徑則是測(cè)量邏輯1狀態(tài)時(shí)輸出端口的阻抗。如圖4-4，施加在等效電路中電阻上的壓降為E=4.75-2.4=2.35V，I=5.2mA，則R=E/I=452ohm，那么此輸出端口的阻抗低于452ohm時(shí)，器件合格。在調(diào)試、分析過程中將管腳電路合理替換為等效電路可以幫助我們簡化思路，是個(gè)不錯(cuò)的方法。

圖4-4.等效電路

故障尋找

開始TroubleShooting前，打開dataloger紀(jì)錄測(cè)量結(jié)果，如果待測(cè)器件有自己的標(biāo)準(zhǔn)，測(cè)試并紀(jì)錄測(cè)量結(jié)果后，所得結(jié)果不外乎以下三種情況：

1．

VOH電壓正常，測(cè)試通過；

2．

在正確輸出邏輯1條件下，VOH電壓測(cè)量值低于最小限定，測(cè)試不通過；

3．

在錯(cuò)誤的輸出條件下，如邏輯0，VOH電壓測(cè)量值遠(yuǎn)低于最小限定，測(cè)試不通過。這種情況下，測(cè)試機(jī)依然試圖驅(qū)動(dòng)反向電流到輸出管腳，而管腳因?yàn)闋顟B(tài)不對(duì)會(huì)表現(xiàn)出很高的阻抗，這樣會(huì)在PMU上引起一個(gè)負(fù)壓，這時(shí)保護(hù)二極管會(huì)起作用，將電壓限制在-0.7V左右。

當(dāng)故障（failure）發(fā)生時(shí)，我們需要觀察datalog中的電壓測(cè)量值以確定故障類型，是上述的第2種情況？還是第3種？

Datalogof:

VOH/IOH

Serial/StatictestusingthePMU

Pin

Force/rng

Meas/rng

Min

Max

Result

PIN1

-5.2mA/10mA

4.30V/8V

2.40V

PASS

PIN2

-2.0mA/10mA

2.34V/8V

2.40V

FAIL

PIN3

-5.2mA/10mA

3.96V/8V

2.40V

PASS

PIN4

-5.2mA/10mA

3.95V/8V

2.40V

PASS

PIN5

-8.0mA/10mA

3.85V/8V

2.40V

PASS

PIN6

-8.0mA/10mA

-.782V/8V

2.40V

FAIL

如果只是測(cè)量值低于最小限定，則很可能是器件自身的缺陷，如上面datalog中pin2的失效，從中我們可以看到測(cè)試發(fā)生時(shí)預(yù)處理成功實(shí)現(xiàn)，器件處于正確的邏輯狀態(tài)，而輸出端的阻抗很大。這有可能是測(cè)試硬件上的阻抗附加到了其中，因此對(duì)測(cè)試機(jī)與測(cè)試配件的校驗(yàn)工作就顯得很重要了。故障也可能是因?yàn)槠骷]有正確地進(jìn)行預(yù)處理而導(dǎo)致邏輯狀態(tài)不對(duì)引起的，上面datalog中pin6的失效就是這種情況。在進(jìn)行DC測(cè)試之前，應(yīng)該保證進(jìn)行預(yù)處理的向量正確無誤，這就要將預(yù)處理工作當(dāng)作一項(xiàng)功能測(cè)試來進(jìn)行。在測(cè)試流程中，代表預(yù)處理功能的測(cè)試項(xiàng)應(yīng)該放到相應(yīng)的DC測(cè)試項(xiàng)之前。只有它通過了保證了預(yù)處理已經(jīng)正確實(shí)施，我們才去做DC測(cè)量；否則我們就要花時(shí)間去解決預(yù)處理功能的測(cè)試問題。只有輸出被設(shè)定為正確地狀態(tài)，VOH/IOH測(cè)試才有意義。

VOL/IOL

VOL指器件輸出邏輯0時(shí)輸出管腳上需要壓制的最高電壓（輸出電平的最大值）；IOL指器件輸出邏輯0時(shí)輸出管腳上的負(fù)載電流（為灌電流）。下表是256x4靜態(tài)RAM的VOL/IOL參數(shù)說明：

ParameterDescriptionTestConditionsMinMaxUnitVOLOutputLowVoltageVDD=4.75V,IOL=8.0mA

0.4V

測(cè)試目的

VOL/IOL測(cè)試實(shí)際上測(cè)量的是輸出管腳在輸出邏輯0時(shí)的電阻，此測(cè)試確保輸出阻抗?jié)M足設(shè)計(jì)要求，并保證在嚴(yán)格的VOL條件下吸收所定義的IOL電流。換句話說，器件的輸出管腳必須吃進(jìn)規(guī)格書定義的最小電流而保持正確的邏輯狀態(tài)。

測(cè)試方法

與VOH/IOH一樣，VOL/IOL測(cè)試也可以通過靜態(tài)或動(dòng)態(tài)方式實(shí)現(xiàn)，這里我們還是先說說靜態(tài)方法。如圖4-5，靜態(tài)測(cè)試時(shí)，器件的所有輸出管腳被預(yù)置到輸出邏輯0狀態(tài)，測(cè)試機(jī)的PMU單元通過內(nèi)部繼電器的切換連接到待測(cè)的輸出管腳，接著驅(qū)動(dòng)（灌入）IOL電流，測(cè)量此時(shí)管腳上的電壓值并與定義的VOL相比較，如果測(cè)量值高于VOL，則判不合格。對(duì)于單個(gè)PMU的測(cè)試機(jī)來說，這個(gè)過程不斷地被重復(fù)直到所有的輸出管腳都經(jīng)過測(cè)試，而PPPMU結(jié)構(gòu)的測(cè)試機(jī)則可以一次完成。注：1）使用VDDmin作為此測(cè)試最差情形；

2）IOL是灌入的電流，對(duì)測(cè)試機(jī)來說它是正電流；

3）測(cè)試時(shí)需要設(shè)置電壓鉗制。

圖4-5.VOL測(cè)試

阻抗計(jì)算

VOL測(cè)試檢驗(yàn)了器件當(dāng)輸出邏輯0時(shí)輸出管腳吸收電流的能力，另一種檢驗(yàn)這種能力的途徑則是測(cè)量邏輯0狀態(tài)時(shí)輸出端口的阻抗。如圖4-6，施加在等效電路中電阻上的壓降為E=VOL-VSS=0.4V，I=8mA，則R=E/I=50ohm，那么此輸出端口的阻抗低于50ohm時(shí)，器件合格。

圖4-6.等效電路

故障尋找

開始TroubleShooting前，打開dataloger紀(jì)錄測(cè)量結(jié)果，如果待測(cè)器件有自己的標(biāo)準(zhǔn)，測(cè)試并紀(jì)錄測(cè)量結(jié)果后，所得結(jié)果不外乎以下三種情況：

1.

VOL電壓正常，測(cè)試通過；

2.

在正確輸出邏輯0條件下，VOL電壓測(cè)量值高于最大限定，測(cè)試不通過；

3.

在錯(cuò)誤的輸出條件下，如邏輯1，VOL電壓測(cè)量值遠(yuǎn)高于最大限定，測(cè)試不通過。

這種情況下，datalog中將顯示程序中設(shè)定的鉗制電壓值。

當(dāng)故障（failure）發(fā)生時(shí)，我們需要觀察datalog中的電壓測(cè)量值以確定故障類型，是上述的第2種情況？還是第3種？Datalogof:

VOL/IOLSerial/StatictestusingthePMU

Pin

Force/rng

Meas/rng

Min

Max

Result

PIN1

12.0mA/20mA

130mV/8V

400mV

PASS

PIN2

12.0mA/20mA

421mV/8V

400mV

FAIL

PIN3

4.0mA/10mA

125mV/8V

400mV

PASS

PIN4

4.0mA/10mA

90mV/8V

400mV

PASS

PIN5

8.0mA/10mA

205mV/8V

400mV

PASS

PIN6

8.0mA/10mA

5.52V/8V

400mV

FAIL

如果只是測(cè)量值高于最大限定，則很可能是器件自身的缺陷，如上面datalog中pin2的失效，從中我們可以看到測(cè)試發(fā)生時(shí)預(yù)處理成功實(shí)現(xiàn)，器件處于正確的邏輯狀態(tài)，而輸出端的阻抗稍大。這有可能是測(cè)試硬件上的阻抗附加到了其中，因此對(duì)測(cè)試機(jī)與測(cè)試配件的校驗(yàn)工作就顯得很重要了。故障也可能是因?yàn)槠骷]有正確地進(jìn)行預(yù)處理而導(dǎo)致邏輯狀態(tài)不對(duì)引起的，上面datalog中pin6的失效就是這種情況。在進(jìn)行DC測(cè)試之前，應(yīng)該保證進(jìn)行預(yù)處理的向量正確無誤，這就要將預(yù)處理工作當(dāng)作一項(xiàng)功能測(cè)試來進(jìn)行。在測(cè)試流程中，代表預(yù)處理功能的測(cè)試項(xiàng)應(yīng)該放到相應(yīng)的DC測(cè)試項(xiàng)之前。只有它通過了保證了預(yù)處理已經(jīng)正確實(shí)施，我們才去做DC測(cè)量；否則我們就要花時(shí)間去解決預(yù)處理功能的測(cè)試問題。同樣，只有輸出被設(shè)定為正確地狀態(tài)，VOL/IOL測(cè)試才有意。第四章.DC參數(shù)測(cè)試（7）-StaticIDD

靜態(tài)指器件處于非活動(dòng)狀態(tài)，IDD靜態(tài)電流就是指器件靜態(tài)時(shí)Drain到GND消耗的漏電流。靜態(tài)電流的測(cè)試目的是確保器件低功耗狀態(tài)下的電流消耗在規(guī)格書定義的范圍內(nèi)，對(duì)于依靠電池供電的便攜式產(chǎn)品的器件來說，此項(xiàng)測(cè)試格外重要。下表是一個(gè)靜態(tài)電流參數(shù)的例子：ParameterDescriptionTestConditionsMinMaxUnitsIDDStaticPowerSupplyCurrentVDD=5.25VInput=VDDIout=0

+22uA

測(cè)試方法

靜態(tài)IDD也是測(cè)量流入VDD管腳的總電流，與GrossIDD不同的是，它是在運(yùn)行一定的測(cè)試向量將器件預(yù)處理為已知的狀態(tài)后進(jìn)行，典型的測(cè)試條件是器件進(jìn)入低功耗狀態(tài)。測(cè)試時(shí)，器件保持在低功耗裝態(tài)下，去測(cè)量流入VDD的電流，再將測(cè)量值與規(guī)格書中定義的參數(shù)對(duì)比，判斷測(cè)試通過與否。VIL、VIH、VDD、向量序列和輸出負(fù)載等條件會(huì)影響測(cè)試結(jié)果，這些參數(shù)必須嚴(yán)格按照規(guī)格書的定義去設(shè)置。

設(shè)計(jì)人員應(yīng)該準(zhǔn)備準(zhǔn)確的向量序列以完成對(duì)器件的預(yù)處理，將器件帶入低功耗模式，如果向量的效果不理想，則需要進(jìn)一步完善，精準(zhǔn)的預(yù)處理序列是進(jìn)行靜態(tài)IDD測(cè)試的關(guān)鍵。

測(cè)試硬件外圍電路的旁路電容會(huì)影響測(cè)試結(jié)果，如果我們期望的IDD電流非常小，比如微安級(jí)，在測(cè)量電流前增加一點(diǎn)延遲時(shí)間也許會(huì)很有幫助。在一些特殊情況中，甚至需要使用Relay在測(cè)量電流前將旁路電容斷開以確保測(cè)量結(jié)果的精確。

圖4-10.靜態(tài)電流測(cè)試阻抗計(jì)算

靜態(tài)電流測(cè)試實(shí)際上測(cè)量的也是器件VDD和GND之間的阻抗，當(dāng)VDD電壓定義在5.25V、IDD上限定義在22uA，根據(jù)歐姆定律我們能得到可接受的最小阻抗，如圖4-11，最小的阻抗應(yīng)該是238.636歐姆。

圖4-11.等效電路故障尋找

靜態(tài)電流測(cè)試的故障尋找和GrossIDD大同小異，datalog中的測(cè)試結(jié)果也無非三種：

1.

電流在正常范圍，測(cè)試通過；

2.

電流高于上限，測(cè)試不通過；

3.

電流低于下限，測(cè)試不通過。

Datalogof:

StaticIDDCurrentusingthePMUPin

Force/rng

Meas/rng

Min

Max

ResultVDD1

5.25V/10V

19.20uA/25uA

-1uA

+22uA

PASS

同樣，當(dāng)測(cè)試不通過的情況發(fā)生，我們要就要找找非器件的原因了：將器件從socket上拿走，運(yùn)行測(cè)試程序空跑一次，測(cè)試結(jié)果應(yīng)該為0電流；如果不是，則表明有器件之外的地方消耗了電流，我們就得一步步找出測(cè)試硬件上的問題所在并解決它，比如移走Loadboard再運(yùn)行程序，這樣就可以判斷測(cè)試機(jī)是否有問題。我們也可以用精確點(diǎn)的電阻代替器件去驗(yàn)證測(cè)試機(jī)的結(jié)果的精確度。

在單顆DUT上重復(fù)測(cè)試時(shí)，靜態(tài)電流測(cè)試的結(jié)果應(yīng)該保持一致性，且將DUT拿開再放回重測(cè)的結(jié)果也應(yīng)該是一致和穩(wěn)定的。

IDDStaticCurrent

靜態(tài)指器件處于非活動(dòng)狀態(tài)，IDD靜態(tài)電流就是指器件靜態(tài)時(shí)Drain到GND消耗的漏電流。靜態(tài)電流的測(cè)試目的是確保器件低功耗狀態(tài)下的電流消耗在規(guī)格書定義的范圍內(nèi)，對(duì)于依靠電池供電的便攜式產(chǎn)品的器件來說，此項(xiàng)測(cè)試格外重要。下表是一個(gè)靜態(tài)電流參數(shù)的例子：

ParameterDescriptionTestConditionsMinMaxUnitsIDDStaticPowerSupplyCurrentVDD=5.25VInput=VDDIout=0

+22uA

測(cè)試方法

靜態(tài)IDD也是測(cè)量流入VDD管腳的總電流，與GrossIDD不同的是，它是在運(yùn)行一定的測(cè)試向量將器件預(yù)處理為已知的狀態(tài)后進(jìn)行，典型的測(cè)試條件是器件進(jìn)入低功耗狀態(tài)。測(cè)試時(shí)，器件保持在低功耗裝態(tài)下，去測(cè)量流入VDD的電流，再將測(cè)量值與規(guī)格書中定義的參數(shù)對(duì)比，判斷測(cè)試通過與否。VIL、VIH、VDD、向量序列和輸出負(fù)載等條件會(huì)影響測(cè)試結(jié)果，這些參數(shù)必須嚴(yán)格按照規(guī)格書的定義去設(shè)置。

設(shè)計(jì)人員應(yīng)該準(zhǔn)備準(zhǔn)確的向量序列以完成對(duì)器件的預(yù)處理，將器件帶入低功耗模式，如果向量的效果不理想，則需要進(jìn)一步完善，精準(zhǔn)的預(yù)處理序列是進(jìn)行靜態(tài)IDD測(cè)試的關(guān)鍵。

測(cè)試硬件外圍電路的旁路電容會(huì)影響測(cè)試結(jié)果，如果我們期望的IDD電流非常小，比如微安級(jí)，在測(cè)量電流前增加一點(diǎn)延遲時(shí)間也許會(huì)很有幫助。在一些特殊情況中，甚至需要使用Relay在測(cè)量電流前將旁路電容斷開以確保測(cè)量結(jié)果的精確。

圖4-10.靜態(tài)電流測(cè)試阻抗計(jì)算

靜態(tài)電流測(cè)試實(shí)際上測(cè)量的也是器件VDD和GND之間的阻抗，當(dāng)VDD電壓定義在5.25V、IDD上限定義在22uA，根據(jù)歐姆定律我們能得到可接受的最小阻抗，如圖4-11，最小的阻抗應(yīng)該是238.636歐姆。

圖4-11.等效電路故障尋找

靜態(tài)電流測(cè)試的故障尋找和GrossIDD大同小異，datalog中的測(cè)試結(jié)果也無非三種：

1.

電流在正常范圍，測(cè)試通過；

2.

電流高于上限，測(cè)試不通過；

3.

電流低于下限，測(cè)試不通過。

Datalogof:

StaticIDDCurrentusingthePMUPin

Force/rng

Meas/rng

Min

Max

ResultVDD1

5.25V/10V

19.20uA/25uA

-1uA

+22uA

PASS

同樣，當(dāng)測(cè)試不通過的情況發(fā)生，我們要就要找找非器件的原因了：將器件從socket上拿走，運(yùn)行測(cè)試程序空跑一次，測(cè)試結(jié)果應(yīng)該為0電流；如果不是，則表明有器件之外的地方消耗了電流，我們就得一步步找出測(cè)試硬件上的問題所在并解決它，比如移走Loadboard再運(yùn)行程序，這樣就可以判斷測(cè)試機(jī)是否有問題。我們也可以用精確點(diǎn)的電阻代替器件去驗(yàn)證測(cè)試機(jī)的結(jié)果的精確度。

在單顆DUT上重復(fù)測(cè)試時(shí)，靜態(tài)電流測(cè)試的結(jié)果應(yīng)該保持一致性，且將DUT拿開再放回重測(cè)的結(jié)果也應(yīng)該是一致和穩(wěn)定的。

第四章.DC參數(shù)測(cè)試（8）-IDDQ&DynamicIDD

IDDQ

IDDQ是指當(dāng)CMOS集成電路中的所有管子都處于靜止?fàn)顟B(tài)時(shí)的電源總電流。IDDQ測(cè)試目的是測(cè)量邏輯狀態(tài)驗(yàn)證時(shí)的靜止（穩(wěn)定不變）的電流，并與標(biāo)準(zhǔn)靜態(tài)電流相比較以提升測(cè)試覆蓋率。

IDDQ測(cè)試運(yùn)行一組靜態(tài)IDD測(cè)試的功能序列，在功能序列內(nèi)部的各個(gè)獨(dú)立的斷點(diǎn)，進(jìn)行6-12次獨(dú)立的電流測(cè)量。測(cè)試序列的目標(biāo)是，在每個(gè)斷點(diǎn)驗(yàn)證驗(yàn)證總的IDD電流時(shí)，盡可能多地將內(nèi)部邏輯門進(jìn)行開-關(guān)的切換。

IDDQ測(cè)試能直接發(fā)現(xiàn)器件電路核心是否存在其他方法無法檢測(cè)出的較小的損傷。

IDDDynamicCurrent

動(dòng)態(tài)指器件處于活動(dòng)狀態(tài)，IDD動(dòng)態(tài)電流就是指器件活動(dòng)狀態(tài)時(shí)Drain到GND消耗的電流。動(dòng)態(tài)電流的測(cè)試目的是確保器件工作狀態(tài)下的電流消耗在規(guī)格書定義的范圍內(nèi)，對(duì)于依靠電池供電的便攜式產(chǎn)品的器件來說，此項(xiàng)測(cè)試也是很重要的。下表是一個(gè)動(dòng)態(tài)電流參數(shù)的例子：

ParameterDescriptionTestConditionsMinMaxUnitsIDDDynamicPowerSupplyCurrentVDD=5.25V

f=fMAX=66MHz

18mA

測(cè)試方法

動(dòng)態(tài)IDD也是測(cè)量流入VDD管腳的總電流，通常由PMU或DPS在器件于最高工作頻率下運(yùn)行一段連續(xù)的測(cè)試向量時(shí)實(shí)施，測(cè)量結(jié)果與規(guī)格書中定義的參數(shù)對(duì)比，判斷測(cè)試通過與否。與靜態(tài)IDD測(cè)試相似，VIL、VIH、VDD、向量序列和輸出負(fù)載等條件會(huì)影響測(cè)試結(jié)果，這些參數(shù)必須嚴(yán)格按照規(guī)格書的定義去設(shè)置。

一些測(cè)試系統(tǒng)擁有使用DPS測(cè)量電流的能力，但是硬件所提供的精度限制了其對(duì)低電流測(cè)試的可靠度。如果DPS測(cè)量電流的精確度不足以勝任我們對(duì)精度的要求，我們就需要使用PMU來獲取更高精度，代價(jià)是測(cè)試時(shí)間的增加。

設(shè)計(jì)人員應(yīng)該準(zhǔn)備準(zhǔn)確的向量序列以完成對(duì)器件的預(yù)處理，將器件帶入最高功耗的工作模式，如果向量的效果不理想，則需要進(jìn)一步完善，精準(zhǔn)的預(yù)處理序列也是進(jìn)行動(dòng)態(tài)IDD測(cè)試的關(guān)鍵，測(cè)試硬件外圍電路的旁路電容也會(huì)影響測(cè)試結(jié)果。如圖4-12。

圖4-12.動(dòng)態(tài)電流測(cè)試阻抗計(jì)算

動(dòng)態(tài)電流測(cè)試實(shí)際上測(cè)量的是器件全速運(yùn)行時(shí)VDD和GND之間的阻抗，當(dāng)VDD電壓定義在5.25V、IDD上限定義在18mA，根據(jù)歐姆定律我們能得到可接受的最小阻抗，如圖4-13，最小的阻抗應(yīng)該是292歐姆。

圖4-13.等效電路故障尋找

動(dòng)態(tài)電流測(cè)試的故障尋找和GrossIDD也是大同小異，datalog中的測(cè)試結(jié)果也無非三種：

1.

電流在正常范圍，測(cè)試通過；

2.

電流高于上限，測(cè)試不通過；

3.

電流低于下限，測(cè)試不通過。

Datalogof:

DynamicIDDCurrentusingtheDPSPin

Force/rng

Meas/rng

Min

Max

ResultDPS1

5.25v/10v

12.4ma/25ma

-1ma

+18ma

PASS

同樣，當(dāng)測(cè)試不通過的情況發(fā)生，我們要就要找找非器件的原因了：將器件從socket上拿走，運(yùn)行測(cè)試程序空跑一次，和GrossIDD與靜態(tài)IDD一樣，測(cè)試結(jié)果應(yīng)該為0電流；如果不是，則表明有器件之外的地方消耗了電流，我們就得一步步找出測(cè)試硬件上的問題所在并解決它，比如移走Loadboard再運(yùn)行程序，這樣就可以判斷測(cè)試機(jī)是否有問題。我們也可以用精確點(diǎn)的電阻代替器件去驗(yàn)證測(cè)試機(jī)的結(jié)果的精確度。

測(cè)試動(dòng)態(tài)IDD時(shí)，PMU上的時(shí)間延遲應(yīng)該被考慮到，這需要我們做一些試驗(yàn)性的工作以確定這些因素。在一些特殊情況中，甚至需要使用Relay在測(cè)量電流前將旁路電容斷開以確保測(cè)量結(jié)果的精確。在單顆DUT上重復(fù)測(cè)試時(shí)，動(dòng)態(tài)電流測(cè)試的結(jié)果也應(yīng)該保持一致性，且將DUT拿開再放回重測(cè)的結(jié)果也應(yīng)該是一致和穩(wěn)定的。第四章.DC參數(shù)測(cè)試（9）-IIL/IIHTEA1708用于X電容的自動(dòng)放電IC

具有自動(dòng)放電功能

集成有500伏鉗位電路

電源浪涌期間保護(hù)IC

支持用大容量X電容器

更簡便的應(yīng)用設(shè)計(jì)入電流（IIL/IIH）測(cè)試

IIL是驅(qū)動(dòng)低電平（L）時(shí)的輸入（I）電流（I），IIH則是驅(qū)動(dòng)高電平（H）時(shí)的輸入（I）電流（I）。下表是256x4靜態(tài)RAM的IIL/IIH參數(shù)說明：ParameterDescriptionTestConditionsMinMaxUnitsIIL，IIHInputLoadCurrentVDD=5.25VVss≤Vin≤VDD-1010uA測(cè)試目的

IIL測(cè)試測(cè)量的是輸入管腳到到VDD的阻抗，IIH測(cè)量的則是輸入管腳到VSS的阻抗。此項(xiàng)測(cè)試確保輸入阻抗?jié)M足參數(shù)設(shè)計(jì)要求，并保證輸入端不會(huì)吸收高于器件規(guī)格書定義的IIL/IIH電流。另外，這也是驗(yàn)證和發(fā)現(xiàn)COMS工藝制程中是否存在問題的好方法。IIL/IIH測(cè)試方法有不少，下面一一表述。

串行（靜態(tài)）測(cè)試法

進(jìn)行IIL測(cè)試時(shí)，首先電源端施加VDDmax，所有的輸入管腳通過PinDriver施加VIH預(yù)處理為邏輯1狀態(tài)；接著通過切換將DC測(cè)量裝置（如PMU）連接到待測(cè)的管腳，驅(qū)動(dòng)低電平輸入，測(cè)量其電流并與期間規(guī)格書中定義的IIL邊界進(jìn)行比較；完成后再切換到下一個(gè)待測(cè)引腳。這個(gè)過程不斷重復(fù)知道所有的輸入管腳均完成測(cè)試。

圖4-14.串行/靜態(tài)測(cè)試（IIL）與之類似，進(jìn)行IIH測(cè)試時(shí)，首先電源端施加VDDmax，所有的輸入管腳通過PinDriver施加VIL預(yù)處理為邏輯0狀態(tài)；接著通過切換將PMU連接到待測(cè)的管腳，驅(qū)動(dòng)高電平輸入，測(cè)量其電流并與期間規(guī)格書中定義的IIH邊界進(jìn)行比較；完成后再切換到下一個(gè)待測(cè)引腳。這個(gè)過程不斷重復(fù)知道所有的輸入管腳均完成測(cè)試。與IIL不同之處在于，IIH測(cè)試要求電壓鉗制，測(cè)試時(shí)要確認(rèn)VDD、Vin與IIL/IIHlimit等的設(shè)置正確。

圖4-15.串行/靜態(tài)測(cè)試（IIH）

在對(duì)某個(gè)管腳進(jìn)行測(cè)試時(shí)，IIL測(cè)試和IIH

測(cè)試是交替而獨(dú)立進(jìn)行的，先驅(qū)動(dòng)低電平測(cè)量電流，再驅(qū)動(dòng)高電平測(cè)量電流，然后管腳在下一個(gè)管腳測(cè)試前恢復(fù)為最初的狀態(tài)。

串行靜態(tài)測(cè)試的優(yōu)點(diǎn)在于，可以單獨(dú)地每一個(gè)管腳上的電流；另外，因?yàn)楸粶y(cè)的管腳與其它輸入管腳接受的電平不一樣，故管腳與管腳之間的漏電流路徑都會(huì)顯現(xiàn)。缺點(diǎn)也是有的，那就是測(cè)試時(shí)間的增加。

注意，對(duì)于一些類型的DUT，將所有輸入設(shè)置為低或者高也許會(huì)引起一些問題，如將器件帶入未知狀態(tài)，這需要事先對(duì)待測(cè)器件的功能真值表進(jìn)行確認(rèn)。還要注意的是，其他雙向IO管腳在進(jìn)行IIL/IIH測(cè)試時(shí)可能會(huì)意外打開，如果這些引腳由測(cè)試機(jī)驅(qū)動(dòng)，高的IDD電流可能引起DUT內(nèi)部供電電壓低于輸入測(cè)試電壓，以便輸入保護(hù)裝置吸收多出的電流；如果DUT是CMOS工藝，就算這些雙向IO管腳處于懸空狀態(tài)，依然有高電流產(chǎn)生的可能。解決方法是，在這些管腳上加上輸出負(fù)載，把它們固定成邏輯1或邏輯0電平，這樣即使它們打開了，電流也被負(fù)載電路給限制了。

阻抗計(jì)算

當(dāng)管腳上施加的是VDD電平，IIL/IIH測(cè)試實(shí)際上測(cè)量的是此管腳到VSS的阻抗；相反，當(dāng)管腳上施加的是VSS電平，IIL/IIH測(cè)試實(shí)際上測(cè)量的則是此管腳到VDD的阻抗。通過施加電壓測(cè)量電流，我們可以根據(jù)歐姆定律計(jì)算出其輸入阻抗。器件的規(guī)格書定義了輸入管腳施加VDDmax電壓下允許流入管腳的最大電流，從中我們可以得出器件必需具備的最小輸入阻抗。如圖4-16情況下，輸入阻抗必須大于525Kohm測(cè)試才會(huì)通過。

圖4-16.IIL/IIH阻抗計(jì)算

并行測(cè)試法

有些測(cè)試系統(tǒng)擁有perpinPMU的架構(gòu)，這允許它進(jìn)行并行的漏電流測(cè)試。所謂并行就是所有的輸入管腳同時(shí)而獨(dú)立地施加電壓并進(jìn)行電流測(cè)量——驅(qū)動(dòng)邏輯1到所有的輸入管腳，同時(shí)測(cè)量它們的電流；接著驅(qū)動(dòng)邏輯0到所有的輸入管腳，再去測(cè)量它們的電流。測(cè)量的結(jié)果與程序中設(shè)定的邊界相比較以判斷器件通過與否。

并行漏電流測(cè)試的優(yōu)點(diǎn)在于其速度快，所有的待測(cè)管腳同一時(shí)間測(cè)試完畢，節(jié)省了大量測(cè)試時(shí)間。缺點(diǎn)有二，一是因?yàn)樗泄苣_同時(shí)施加相同的電平，管腳間的漏電流難以發(fā)現(xiàn)；二是要求測(cè)試機(jī)擁有perpinPMU結(jié)構(gòu)，增加了硬件成本。

圖4-17.并行測(cè)試（IIL/IIH）

集體測(cè)試法

部分測(cè)試系統(tǒng)能夠進(jìn)行集體漏電流測(cè)試（群測(cè)），就是單個(gè)的PMU連接到所有的輸入管腳，在同一時(shí)間測(cè)量整體的電流：驅(qū)動(dòng)所有輸入管腳到邏輯1點(diǎn)平，測(cè)量總電流；再驅(qū)動(dòng)所有輸入管腳到邏輯0點(diǎn)平，測(cè)量總電流。測(cè)量的結(jié)果與程序中設(shè)定的邊界相比較以判斷器件通過與否。

集體測(cè)試法的電流邊界是基于器件規(guī)格書中的單獨(dú)管腳的限定而設(shè)置的，如求和。如果實(shí)際測(cè)量的電流值，則我們通常需要按照前面介紹的串行/靜態(tài)測(cè)試法對(duì)每個(gè)管腳進(jìn)行獨(dú)立的測(cè)試。群測(cè)法對(duì)COMS器件的測(cè)試效果較好，因?yàn)镃OMS器件的輸入阻抗較高，通常我們測(cè)得的都是0電流，如果有異常，表現(xiàn)很明顯。部分情況下不能使用群測(cè)法，如有特定低阻抗的輸入管腳，外接上拉、下拉等情況，它們消耗的電流必然較大。

群測(cè)法的優(yōu)點(diǎn)自不必說，能在短時(shí)間內(nèi)迅速地進(jìn)行漏電流的測(cè)試而不必強(qiáng)調(diào)perpinPMU結(jié)構(gòu)，算是融合了串行和并行各自的優(yōu)點(diǎn)；但是有缺點(diǎn)也是必然的：測(cè)試對(duì)象有限，只能運(yùn)用于高輸入阻抗的器件；單獨(dú)管腳的漏電流無法知道；出現(xiàn)fail的情況必須用串行/靜態(tài)測(cè)試法重新測(cè)試。

圖4-18.集體測(cè)試（IIL/IIH）

故障尋找

打開datalogger觀察測(cè)量結(jié)果，測(cè)試某個(gè)器件后，其測(cè)試結(jié)果不外乎以下三種情況：

1.

電流在正常范圍，測(cè)試通過；

2.

電流高于上限或低于下限，測(cè)試不通過，但是電流在邊界附近或在機(jī)臺(tái)量程之內(nèi)，偏差較小；

3.

電流高于上限或低于下限，測(cè)試不通過，且電流不在邊界附近或在機(jī)臺(tái)量程之外，偏差較大。

當(dāng)測(cè)試不通過的情況發(fā)生，我們首先要找找非器件的原因：將器件從socket上拿走，運(yùn)行測(cè)試程序空跑一次，測(cè)試結(jié)果應(yīng)該為0電流；如果不是，則表明有器件之外的地方消耗了電流，我們就得一步步找出測(cè)試硬件上的問題所在并解決它，這和我們之前介紹的電流類測(cè)試是一致的。

Datalogof:

IIL/IIH

Serial/StatictestusingthePMU

Pin

Force/rng

Meas/rng

Min

Max

Result

PIN1

5.250V/8V

1.0na/20uA

-10.0uA

10.0uA

PASS

PIN1

0.000V/8V

0.0na/20uA

-10.0uA

10.0uA

PASS

PIN2

5.250V/8V

20.4ua/20uA

-10.0uA

10.0uA

FAIL

PIN2

0.000V/8V

0.0na/20uA

-10.0uA

10.0uA

PASS

PIN3

5.250V8V

1.0na/20uA

-10.0uA

10.0uA

PASS

PIN3

0.000V/8V

-1.0na/20uA

-10.0uA

10.0uA

PASS

PiN4

5.250V/8V

1.0na/20uA

-10.0uA

10.0uA

PASS

PIN4

0.000V/8V-18.6ua/20uA

-10.0uA

10.0uA

FAIL

上面的datalog顯示pin4的測(cè)量值偏離了邊界，但是還在測(cè)量范圍之內(nèi)（<20uA），這是情況2的情形，這可能是器件本身的缺陷引起，也有可能由晶圓制造過程中的異變或靜電對(duì)管腳的傷害造成。從datalog中我們可以看出，這是器件內(nèi)管腳到VDD端的通路出了問題導(dǎo)致了漏電流——給管腳施加GND電平時(shí)有電流從VDD端經(jīng)器件流往PMU，引起負(fù)電流。需要的話可以通過電阻代替法校驗(yàn)PMU的準(zhǔn)確度以保證測(cè)量的精度。

而pin2的測(cè)量值則屬于情況3的情形，實(shí)際測(cè)量值超出了量程，PMU設(shè)置了自我保護(hù)，給出了接近滿量程的測(cè)量值，這種情形基本可以確定器件存在一系列的重大缺陷。從datalog中可以看出這是管腳到VSS端的問題引起的漏電流——給管腳施加VDD電平有正向電流從PMU經(jīng)器件流往VSS端。DC參數(shù)測(cè)試（10）-ResistiveInput(阻抗輸入)&OutputFanout(輸出扇出)

JN5168全新小尺寸無線微控制器

可支持多個(gè)網(wǎng)絡(luò)堆棧

最佳低功耗睡眠模式

可連接其他外部閃存

提供極低的發(fā)送功耗

均采用256kB的閃存

輸入結(jié)構(gòu)－高阻/上拉/下拉

一些特定類型的輸入管腳會(huì)有上拉、下拉或其他的阻抗性關(guān)聯(lián)電路，器件的規(guī)格書中可能會(huì)定義其電流的范圍，例如80pA到120uA，此范圍表明設(shè)計(jì)人員對(duì)這個(gè)管腳在規(guī)格書中規(guī)定的條件下的電流值期望在100uA左右。既然每個(gè)管腳可能吸收的電流不盡相同，那么就要對(duì)他們進(jìn)行獨(dú)立測(cè)試，集中測(cè)試法就不能在這里使用了，推薦的是并行測(cè)試法，有效而迅速。阻抗性輸入也可能影響器件的IDD電流，這取決于每個(gè)輸入管腳上施加的電平。

圖4-19.CMOS電路輸入類型

輸出扇出

扇出指的是器件單個(gè)的輸出管腳驅(qū)動(dòng)（或控制）下游與之連接的多個(gè)輸入管腳的能力，其根本還是輸出電壓和電流的參數(shù)。

前面我們單獨(dú)地說了些輸入和輸出的一些參數(shù)，如IIL/IIH、VOL/IOL、VOH/IOH，現(xiàn)在我們來看看應(yīng)用電路的設(shè)計(jì)工程師如何使用這些參數(shù)。圖4-20顯示了器件輸入和輸出各項(xiàng)參數(shù)的關(guān)系。在大多數(shù)的應(yīng)用中，各種各樣的芯片通過直接的互聯(lián)完成相互間的通信，這意味著器件的某個(gè)輸出管腳將會(huì)連接到一個(gè)或幾個(gè)其他器件的一個(gè)或多個(gè)輸入管腳。

圖4-20.輸入與輸出的參數(shù)關(guān)系

需要將一系列的器件運(yùn)用于同一個(gè)系統(tǒng)的應(yīng)用工程師需要知道每個(gè)輸入管腳的電壓和電流要求以與每個(gè)輸出管腳的電壓和電流驅(qū)動(dòng)能力，這些信息在器件的規(guī)格書中會(huì)定義，我們測(cè)試程序要做的就是提供合適的測(cè)試條件，測(cè)試器件以保證滿足這些已經(jīng)公布的參數(shù)的要求。下面是規(guī)格書的例子：

ParameterDescriptionTestConditionsMinMaxUnitsVOHOutputHIGHVoltageVCC=4.75V,

IOH=-2.6mA2.4

VVOLOutputLOWVoltageVCC=4.75V,

IOL=24.0mA

0.4VIILInputLowLoadCurrentVin=0.4V-800

μAIIHInputHighLoadCurrentVin=2.4V

150μA

注意：TTL和CMOS電路的扇出是不同的，多數(shù)CMOS電路擁有高阻抗的輸入結(jié)構(gòu)，其扇出實(shí)際上是不受限制的，換句話說，只要時(shí)間上足夠，一個(gè)CMOS的輸出能驅(qū)動(dòng)任意多的CMOS的輸入。CMOS的輸入如同電容，越多的輸入連到一起，電容值越大。驅(qū)動(dòng)這個(gè)大“電容”的前端的輸出就需要足夠的時(shí)間對(duì)其進(jìn)行沖放電——邏輯0到1的轉(zhuǎn)換時(shí)，充電將電平拉高至VIH；1到0的轉(zhuǎn)換時(shí)，則放電將電平拉低至VIL。同樣，在測(cè)試時(shí)器件的輸出要克服測(cè)試系統(tǒng)輸入通道上的寄生電容。

呵呵，最后我們來做個(gè)測(cè)驗(yàn)：結(jié)合圖4-20和規(guī)格書中的參數(shù)，朋友們算一下，當(dāng)輸出端驅(qū)動(dòng)低電平時(shí)，它能驅(qū)動(dòng)多少輸入管腳？驅(qū)動(dòng)高電平時(shí)，它又能驅(qū)動(dòng)多少管腳？在應(yīng)用上，我們能為此輸出端最多連接多少輸入管腳？第四章.DC參數(shù)測(cè)試（12）-IOStest

輸出短路電流（outputshortcircuitcurrent）

輸出短路電流（IOS），顧名思義，就是輸出端口處于短路狀態(tài)時(shí)的電流。下面是一款器件的規(guī)格書中關(guān)于IOS的部分：

ParameterDescriptionTestConditionsMin

MaxUnitsIOSOutputShortCircuitCurrentVout=0VVDD=5.25V*Shortonly1outputatatimefornolongerthan1second-85-30mA

測(cè)試目的

IOS測(cè)試測(cè)量的是，器件的輸出管腳輸出邏輯1而又有0V電平施加在上面的時(shí)候，輸出管腳的阻抗。此項(xiàng)測(cè)試確保當(dāng)器件工作在惡劣負(fù)載條件下其輸出阻抗依然能滿足設(shè)計(jì)要求，并且在輸出短路條件下其電流能夠控制在預(yù)先定義的范圍內(nèi)。這個(gè)電流表征器件管腳給一個(gè)容性負(fù)載充電時(shí)可提供的最大電流，并且此電流值可用于計(jì)算輸出信號(hào)的上升時(shí)間。

測(cè)試方法

測(cè)試IOS，以VDDmax作為器件的VDD電壓。首先對(duì)芯片進(jìn)行預(yù)處理，使其待測(cè)的管腳均輸出邏輯1。然后由DC測(cè)試單元（如PMU）施加0V電壓到其中的某根單獨(dú)的輸出管腳，接著測(cè)量電流并將測(cè)量值與器件的規(guī)格書相比較，這一過程不斷重復(fù)直到所有待測(cè)管腳測(cè)試完畢。器件規(guī)格書通常會(huì)標(biāo)識(shí)管腳允許短路的最大時(shí)間以防止器件過熱損毀，具體內(nèi)容，注意規(guī)格書中相關(guān)環(huán)節(jié)中“*”、“Notes”、“MaximumRatings”等字樣所給出的信息。

圖4-23.IOS測(cè)試避免熱切換

IOS測(cè)試要求細(xì)致的程序規(guī)劃以避免惹切換。前面說過，器件輸出被預(yù)處理為邏輯1，器件輸出的電壓將在VOH和VDD之間。一旦PMU驅(qū)動(dòng)0V電壓然后再短接到器件輸出上，因?yàn)榇嬖陔妷翰?，高電流將隨之產(chǎn)生，熱切換的問題也就隨之而來。

正確的操作方法是，先設(shè)定PMU為電壓測(cè)量模式，保持0電流，然后連接到待測(cè)的輸出管腳，測(cè)量器件的VOH電壓并記錄。接著斷開連接，設(shè)定PMU驅(qū)動(dòng)輸出剛才測(cè)量到的VOH電壓。這樣PMU與DUT輸出端的電壓就一樣了，就可以安全地連接到一起，從而避免了熱切換。連接到一起后，PMU再驅(qū)動(dòng)0V電壓，測(cè)量電流并比較測(cè)量值。測(cè)量完畢后再恢復(fù)VOH電壓并斷開連接，接著將PMU連接到下一待測(cè)管腳，再驅(qū)動(dòng)0V電壓……(標(biāo)記:先用PMU量測(cè)output在0uA時(shí)的VOH電壓，再設(shè)定PMU驅(qū)動(dòng)output所量得的VOH電壓，這樣保證來了PMU與DUT輸出端的電壓一樣，從而避免熱切換。)

大家還記得為什么要避免熱切換嗎？（第三頁）

阻抗計(jì)算

IOS測(cè)試實(shí)際上測(cè)量的是輸出端處于短路狀態(tài)下的相關(guān)阻抗。通過對(duì)輸出管腳施加0V電壓并測(cè)量電流，輸出端的電阻通過歐姆定律可以計(jì)算得出。器件的規(guī)格書定義了可接受的電流范圍，我們可以計(jì)算相應(yīng)的阻抗條件，如下圖。我們可以看到，輸出能提供并能保證測(cè)試通過的最小阻抗值是61.7ohm，低于此阻抗，電流超過上限，測(cè)試判為失效；最大阻抗值是175ohm，高于此阻抗，電流低于下限，測(cè)試也判為失效。

圖4-24.阻抗計(jì)算故障尋找

打開datalogger觀察測(cè)量結(jié)果，拿一顆標(biāo)準(zhǔn)樣片（良品）測(cè)試后，其測(cè)試結(jié)果不外乎以下三種情況：

1．

電流在正常范圍，測(cè)試通過；

2．

電流高于上限，測(cè)試不通過；

3．

電流低于下限，測(cè)試不通過。

通常IOS測(cè)試在測(cè)試流程中放在功能測(cè)試和VOL/VOH測(cè)試之后，所有的向量序列，包括DC測(cè)試中用到的預(yù)處理向量，需要在GrossFunction中驗(yàn)證，以保證設(shè)置器件到DC測(cè)試相應(yīng)的狀態(tài)時(shí)向量運(yùn)行正確。

確定器件功能完好后，VOL/VOH測(cè)試用于驗(yàn)證器件輸出在正常電流負(fù)載（IOL/IOH）下正確工作。只有以上測(cè)試進(jìn)行并且通過，IOS測(cè)試fail才能肯定不是因?yàn)槠骷p壞（不滿足設(shè)計(jì)要求）或者沒有正確地被預(yù)處理。

Datalogof:

IOS

Serial/StatictestusingthePMU

Pin

Force/rng

Meas/rng

Min

Max

Result

PIN1

0.000V/2V-52.4ma/100ma-85.0mA-30.0mA

PASS

PIN2

0.000V/2V-28.5ma/100ma-85.0mA-30.0mA

FAIL

PIN3

0.000V/2V-61.6ma/100ma-85.0mA-30.0mA

PASS

PIN4

0.000V/2V-92.3ma/100ma-85.0mA-30.0mA

FAIL

PIN5

0.000V/2V-0.00ma/100ma-85.0mA-30.0mA

FAIL

當(dāng)一個(gè)失效產(chǎn)生，首先根據(jù)電流的測(cè)量數(shù)據(jù)判斷失效原因：

如果超出上限，則是輸出電阻過高導(dǎo)致電流不足。在上面的datalog中，pin2就是這種情形。測(cè)試機(jī)內(nèi)部硬件的固有阻抗可能被計(jì)算在內(nèi)，導(dǎo)致器件的輸出管腳顯示阻抗過高，可用電阻元件驗(yàn)證機(jī)臺(tái)自身的精度。

如果低于下限，則是輸出電阻過低導(dǎo)致電流過大，pin4就是這種情形。

如果測(cè)量值是0或者接近于0電流，如pin5，這意味著器件的輸出可能處于錯(cuò)誤的邏輯狀態(tài)。當(dāng)輸出處于邏輯0，而PMU施加到管腳的也是0V電平，則不會(huì)有電流產(chǎn)生。這種錯(cuò)誤通常由預(yù)處理向量中某個(gè)不正確的序列引起，如果器件沒有被嚴(yán)格正確地預(yù)處理，你就要應(yīng)付這些錯(cuò)誤。只要輸出被預(yù)處理到正確的邏輯狀態(tài)，IOS測(cè)試通過的可能性很大。

第五章．功能測(cè)試（2.測(cè)試周期與輸入數(shù)據(jù)）

測(cè)試周期

測(cè)試周期（testcycle或testperiod）是基于器件測(cè)試過程中的工作頻率而定義的每單元測(cè)試向量所持續(xù)的時(shí)間，其公式為：T=1/F，T為測(cè)試周期，F(xiàn)為工作頻率。

每個(gè)周期的起始點(diǎn)稱為timezero或T0，為功能測(cè)試建立時(shí)序的第一步總是定義測(cè)試周期的時(shí)序關(guān)系。

輸入數(shù)據(jù)

輸入數(shù)據(jù)由以下因素的組合構(gòu)成：

測(cè)試向量數(shù)據(jù)（給到DUT的指令或激勵(lì)）

輸入信號(hào)時(shí)序（信號(hào)傳輸點(diǎn)）

輸入信號(hào)格式（信號(hào)波形）

輸入信號(hào)電平（VIH/VIL）

時(shí)序設(shè)置選擇（如果程序中有不止一套時(shí)序）

最簡單的輸入信號(hào)是以測(cè)試向量數(shù)據(jù)形式存儲(chǔ)的一個(gè)邏輯0或邏輯1電平，而代表邏輯0或邏輯1的電平則由測(cè)試頭中的VIH/VIL參考電平產(chǎn)生。

大部分的輸入信號(hào)要求設(shè)置為包含唯一格式（波形）和時(shí)序（時(shí)沿設(shè)定）的更為復(fù)雜的數(shù)據(jù)形式，主程序中會(huì)包含這些信息并通過相應(yīng)的代碼實(shí)現(xiàn)控制和調(diào)用。

一些老的測(cè)試機(jī)是資源分享結(jié)構(gòu)，這意味著測(cè)試硬件可同時(shí)提供的輸入時(shí)序、格式、電平都是有限的，這增加了測(cè)試程序開發(fā)的難度；而擁有perpin結(jié)構(gòu)的測(cè)試系統(tǒng)則使程序開發(fā)大大簡化，因?yàn)槊總€(gè)管腳都可以擁有自己的時(shí)序、格式和電平。

輸入信號(hào)格式

信號(hào)的格式很重要，使用得當(dāng)可以保證規(guī)格書定義的所有AC參數(shù)均被測(cè)試。信號(hào)格式與向量數(shù)據(jù)、時(shí)沿設(shè)定與輸入電平組合使用可以確定給到DUT的輸入信號(hào)波形。圖5-2給出了一些信號(hào)格式的簡單描述，有心的朋友應(yīng)該熟悉并記住他們。

圖5-2.信號(hào)格式

NRZ

NonReturntoZero，不返回，代表存儲(chǔ)于向量存儲(chǔ)器的實(shí)際數(shù)據(jù)，它不含有時(shí)沿信息，只在每個(gè)周期的起始（T0）發(fā)生變化。

DNRZ

DelayedNonReturntoZero，延遲不返回，顧名思義，它和NRZ一樣代表存儲(chǔ)于向量存儲(chǔ)器的數(shù)據(jù)，只是周期中數(shù)據(jù)的轉(zhuǎn)變點(diǎn)不在T0。如果當(dāng)前周期和前一周期的數(shù)據(jù)不同，DNRZ會(huì)在預(yù)先定義的延時(shí)點(diǎn)上發(fā)生跳變。

RZ

ReturntoZero，返回0，當(dāng)數(shù)據(jù)為1時(shí)提供一個(gè)正向脈沖，數(shù)據(jù)為0時(shí)則沒有變化。RZ信號(hào)含有前（上升）沿和后（下降）沿這兩個(gè)時(shí)間沿。當(dāng)相應(yīng)管腳的所有向量都為邏輯1時(shí)，用RZ格式則等于提供正向脈沖的時(shí)鐘。一些上升沿有效的信號(hào)，如片選（CS）信號(hào)，也會(huì)要求使用RZ格式。

RO

ReturntoOne，返回1，與RZ相反，當(dāng)數(shù)據(jù)為0時(shí)提供一個(gè)負(fù)向脈沖，數(shù)據(jù)為1時(shí)則保持。RO信號(hào)也有前（下降）沿和后（上升）沿。當(dāng)相應(yīng)管腳的所有向量都為邏輯0時(shí)，RO格式提供了負(fù)向脈沖的時(shí)鐘。一些下降沿有效的信號(hào)，如始能（OE/）信號(hào)，會(huì)要求使用RO格式。

SBC

SurroundByComplement，補(bǔ)碼環(huán)繞，當(dāng)前后周期的數(shù)據(jù)不同時(shí)，它可以在一個(gè)周期內(nèi)提供3個(gè)跳變沿，信號(hào)更為復(fù)雜：首先在T0翻轉(zhuǎn)電平，等待預(yù)定的延遲后，在定義的脈沖寬度內(nèi)表現(xiàn)真實(shí)的向量數(shù)據(jù)，最后再次翻轉(zhuǎn)電平并在周期內(nèi)剩下的時(shí)間保持。SBC是運(yùn)行測(cè)試向量時(shí)唯一能同時(shí)保證信號(hào)建立（setup）和保持（hold）時(shí)間的信號(hào)格式，也被稱為XOR格式。

ZD

Z（Impendance）Drive，高阻驅(qū)動(dòng)，允許輸入驅(qū)動(dòng)在同一周期內(nèi)打開和關(guān)閉。當(dāng)驅(qū)動(dòng)關(guān)閉，測(cè)試通道處于高阻態(tài)；當(dāng)驅(qū)動(dòng)打開，則根據(jù)向量給DUT送出邏輯0或1。輸入信號(hào)時(shí)序

一旦決定了測(cè)試周期，周期內(nèi)各控制信號(hào)的布局與時(shí)沿位置也就可以確定了。通常來說，輸入信號(hào)有兩類：控制信號(hào)和數(shù)據(jù)信號(hào)。數(shù)據(jù)信號(hào)在控制信號(hào)決定的時(shí)間點(diǎn)提供數(shù)據(jù)讀入或鎖定到器件內(nèi)部邏輯。

第一個(gè)要決定的是控制信號(hào)的有效時(shí)沿和數(shù)據(jù)信號(hào)的建立和保持時(shí)間，這些信息將決定周期內(nèi)各輸入信號(hào)時(shí)間沿的位置。

接下來決定各輸入信號(hào)的格式。時(shí)鐘信號(hào)通常使用RZ（正脈沖）或RO（負(fù)脈沖）格式；上升沿有效的信號(hào)如片選（CS）或讀（READ）常使用RZ格式；下降沿有效的信號(hào)如輸出始能（OE/）常使用RO格式；擁有建立和保持時(shí)間要求的數(shù)據(jù)信號(hào)常使用SBC格式；其他的輸入信號(hào)則可以使用NRZ或DNRZ格式。

輸入信號(hào)由測(cè)試系統(tǒng)各區(qū)域提供的數(shù)據(jù)組合創(chuàng)建，最后從測(cè)試頭輸出的信號(hào)波形是測(cè)試向量、時(shí)沿設(shè)置、信號(hào)格式與VIH/VIL設(shè)置共同作用的結(jié)果，如圖5-3。

圖5-3.輸入信號(hào)的創(chuàng)建第五章．功能測(cè)試（3）——輸出數(shù)據(jù)

輸出數(shù)據(jù)

輸出部分的測(cè)試由以下組合：

測(cè)試向量數(shù)據(jù)（期望的邏輯狀態(tài)）

采樣時(shí)序（周期內(nèi)何時(shí)對(duì)輸出進(jìn)行采樣）

VOL/VOH（期望的邏輯電平）

IOL/IOH（輸出電流負(fù)載）

測(cè)試輸出

功能測(cè)試期間，程序會(huì)為每個(gè)輸出管腳在測(cè)試周期內(nèi)指定一個(gè)輸出采樣時(shí)間，在這個(gè)時(shí)間點(diǎn)上，比較單元會(huì)對(duì)輸出進(jìn)行采樣，再將采樣到的DUT輸出信號(hào)電平和VOL/VOH參考電平相比較。

測(cè)試向量含有每個(gè)管腳的期望邏輯狀態(tài)。如果期望是邏輯0，當(dāng)采樣進(jìn)行時(shí)，DUT的輸出電平必須小于或等于VOL；如果期望時(shí)邏輯1，則必須大于或等于VOH。部分測(cè)試系統(tǒng)還擁有測(cè)試高阻態(tài)的能力。

圖5-4顯示了測(cè)試普通輸出管腳時(shí)，DUT輸出和VOH/VOL之間pass/fail/pass的關(guān)系。

圖5-4.功能測(cè)試的輸出電平

測(cè)試高阻態(tài)輸出

高阻態(tài)的輸出管腳也可以進(jìn)行功能性的測(cè)試，在這類測(cè)試中，將比較器邏輯翻轉(zhuǎn)以得到非有效的邏輯。高阻狀態(tài)（電平）定義為高于VOL和低于VOH的電壓（見圖7-5）。DUT的外部電壓需將高阻狀態(tài)拉到非有效（中間）的電壓，通過接到參考電壓的負(fù)載可以做到。通常使用2V的參考電壓代表中間級(jí)或高阻態(tài)。當(dāng)輸出進(jìn)入高阻態(tài)時(shí)，將不能輸出電壓和電流。高阻態(tài)輸出將會(huì)保持其最后的邏輯狀態(tài)直至器件外部的因素引起輸出改變。負(fù)載將輸出拉到特定的參考電壓。圖5-5表示測(cè)試高阻抗輸出時(shí)，DUT輸出和VOL/VOH值之間的fail/pass/fail的關(guān)系。

圖5-5.高阻邏輯

輸出電流負(fù)載

在功能測(cè)試中，DUT輸出可能會(huì)用到電流負(fù)載。PE卡上配置有可編程電流負(fù)載（也叫動(dòng)態(tài)電流負(fù)載）電路，可以在測(cè)試程序中進(jìn)行設(shè)定。如果測(cè)試系統(tǒng)不支持可編程負(fù)載，則可能需要在外圍硬件電路上加上電阻。電流負(fù)載的作用是運(yùn)行功能測(cè)試時(shí)在輸出端施加合適的IOL和IOH電流。

通過施加指定的IOL/IOH電流而測(cè)試VOL/VOH電壓，輸出電流和電壓的參數(shù)在功能測(cè)試運(yùn)行過程中得以驗(yàn)證，這比用PMU實(shí)施相同的測(cè)試快得多。

輸出信號(hào)時(shí)序

輸出信號(hào)的傳輸通常由時(shí)鐘和控制信號(hào)的時(shí)間沿進(jìn)行控制，要理解這一點(diǎn)，需要察看器件的時(shí)序圖，確定引起輸出信號(hào)發(fā)生變化的時(shí)鐘有效沿和控制信號(hào)，以與輸出達(dá)到有效邏輯電平前所需要的延遲時(shí)間，這些都是為了確定特定信號(hào)采樣點(diǎn)在周期內(nèi)的位置。

測(cè)試系統(tǒng)硬件的能力允許的話，采樣形式可以是邊沿模式或窗口模式。邊沿模式只在周期內(nèi)特定的時(shí)間點(diǎn)采集并比較一次數(shù)據(jù)，而窗口模式則在周期內(nèi)特定的一段時(shí)間都對(duì)輸出進(jìn)行采樣和比較。

通常來講，好的測(cè)試時(shí)序會(huì)使輸出的變化和測(cè)試系統(tǒng)的檢測(cè)發(fā)生在相同的周期內(nèi)，這樣就可以在測(cè)試周期內(nèi)準(zhǔn)確地測(cè)量輸出延遲，保證在測(cè)試周期結(jié)束前有足夠的時(shí)間輸出準(zhǔn)確的結(jié)果。一些器件的輸出端存在比其他的需要更長的時(shí)間達(dá)到它們的最終值，在降低的頻率上測(cè)試能發(fā)現(xiàn)傳輸延遲的問題。還需要認(rèn)識(shí)到的是一些測(cè)試系統(tǒng)對(duì)輸出采樣距測(cè)試周期內(nèi)的始端或末端（如T0）距離的問題考慮得不多。

圖5-6.輸出測(cè)試如圖5-6所示，一些因素綜合影響著什么時(shí)候怎樣精確測(cè)試輸出信號(hào)，包括：

向量數(shù)據(jù)決定期望的邏輯狀態(tài)；

VOL/VOH參考電平?jīng)Q定期望的輸出電壓；

輸出采樣時(shí)序決定著周期內(nèi)輸出信號(hào)的測(cè)試點(diǎn)；

輸出比較屏蔽（mask）控制決定了輸出結(jié)果是用以判斷pass/fail還是忽略。第五章．功能測(cè)試（4）——OutputLoadingforACTest

AC測(cè)試的輸出負(fù)載

器件的規(guī)格書可能會(huì)標(biāo)示進(jìn)行AC時(shí)序測(cè)試時(shí)器件輸出管腳上需要施加的電流性負(fù)載。這些負(fù)載通常是電阻、電容、二極管以與他們的網(wǎng)絡(luò)，用以模仿器件最終應(yīng)用條件下（比如電腦或手機(jī)上）的負(fù)載狀態(tài)，這類負(fù)載往往伴隨有TTL電路在其中。

圖5-7是AC測(cè)試中給邏輯0輸出施加負(fù)載的一個(gè)例子。

圖5-7.AC負(fù)載

起始，VCC設(shè)置為5.0V而節(jié)點(diǎn)A懸空，此狀態(tài)下節(jié)點(diǎn)A與B會(huì)呈現(xiàn)約2.1V電壓（D1/D2/D3三個(gè)Diodes的電壓和），施加在RL（2Kohm）上的電壓為2.9V，則會(huì)有1.45mA流經(jīng)RL和3個(gè)二極管流向GND。

當(dāng)節(jié)點(diǎn)A連接到某個(gè)器件驅(qū)動(dòng)邏輯0（0.4V）的輸出上，經(jīng)過二極管D4，將節(jié)點(diǎn)B拉低至1.1V（二極管的0.7V+邏輯電壓0.4V），那么現(xiàn)在施加在RL上的電壓就變成了3.9V，而經(jīng)過RL流向器件的電流，即當(dāng)輸出為邏輯0時(shí)的負(fù)載電流為1.95mA。

當(dāng)節(jié)點(diǎn)A連接的是驅(qū)動(dòng)邏輯1（2.4V）的輸出，D4反向截止，就消除了電流負(fù)載的影響。

（注：途中的電容不是物理存在的，它代表測(cè)試機(jī)臺(tái)通道自身帶有的寄生電容，往往比15pF還大，比如我們常用的J750就達(dá)到了60pF.）第五章．功能測(cè)試（5）——VectorData

向量數(shù)據(jù)

測(cè)試向量文件包含DUT運(yùn)行一系列功能的真值表，包括必須施加到DUT輸入端的邏輯狀態(tài)和期望在輸出端出現(xiàn)的邏輯狀態(tài)。向量數(shù)據(jù)通常包含如下字符：

VectorCharacters

item

logic

Drvstate

Cprstate

type

0

=

logic0

driveron

comparatoroff

input

1

=

logic1

driveron

comparatoroff

input

L

=

logic0

driveroff

comparatoron

output

H

=

logic1

driveroff

comparatoron

output

Z

=

float

driveroff

comparatoron

output

X

=

don'tcare

driveroff

comparatoroff

ignore

向量文件還可能包含一些供測(cè)試系統(tǒng)識(shí)別的標(biāo)識(shí)。如果DUT擁有I/O管腳，向量文件就需要控制測(cè)試系統(tǒng)的輸入驅(qū)動(dòng)電路何時(shí)打開和關(guān)閉。I/O切換可以發(fā)生在任何需要的周期，將DUT的某個(gè)I/O管腳從輸入狀態(tài)變?yōu)檩敵鰻顟B(tài)或反之。

測(cè)試向量可能還含有部分輸出管腳的屏蔽信息。屏蔽用于控制一個(gè)輸出管腳的測(cè)試與否：當(dāng)輸出管腳處于已知的邏輯狀態(tài)，輸出可以被測(cè)試；而當(dāng)輸出處于未知的邏輯狀態(tài)或者我們?cè)谀硞€(gè)條件下不理會(huì)它的狀態(tài)，它就可以不被測(cè)試，這時(shí)我們就可以用“X”來忽略輸出管腳上的狀態(tài)，通常可以基于獨(dú)立的管腳和獨(dú)立的周期進(jìn)行。

如果測(cè)試系統(tǒng)支持復(fù)合時(shí)序設(shè)置，則向量還可能含有時(shí)序設(shè)置方面的信息。復(fù)合時(shí)序設(shè)置用于在向量運(yùn)行時(shí)改變測(cè)試時(shí)序，舉例來說，測(cè)試一款典型的RAM時(shí)，將數(shù)據(jù)寫入RAM的時(shí)間比從中讀出數(shù)據(jù)的時(shí)間要少，這種情況下，就可能有一套包含寫入數(shù)據(jù)時(shí)序的時(shí)序設(shè)置和另一套包含讀出數(shù)據(jù)時(shí)序的時(shí)序設(shè)置。時(shí)序設(shè)置可以控制周期的長短、輸入信號(hào)的時(shí)序和格式、以與輸出采樣的時(shí)序