配套課件-EDA技術(shù)及應(yīng)用(第四版)

1第1章緒論

為了對EDA技術(shù)的基本概念、基礎(chǔ)知識(shí)和設(shè)計(jì)流程等內(nèi)容有個(gè)全面的大概了解，以便后續(xù)的學(xué)習(xí)，本章概括地闡述了EDA技術(shù)的涵義，EDA技術(shù)的發(fā)展歷程，EDA工具的發(fā)展，EDA技術(shù)的主要內(nèi)容，EDA的工程設(shè)計(jì)流程，數(shù)字系統(tǒng)的設(shè)計(jì)，EDA技術(shù)的應(yīng)用展望,并對EDA技術(shù)研究性教學(xué)進(jìn)行了探討。2目錄1.1EDA技術(shù)的涵義1.2EDA技術(shù)的發(fā)展歷程1.3EDA技術(shù)的主要內(nèi)容1.4EDA工具的發(fā)展趨勢1.5EDA的工程設(shè)計(jì)流程1.6數(shù)字系統(tǒng)的設(shè)計(jì)1.7EDA技術(shù)的應(yīng)用展望1.8EDA技術(shù)研究性學(xué)習(xí)探討31.1EDA技術(shù)的涵義1EDA技術(shù)的涵義狹義的EDA技術(shù)，就是指以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)模可編程邏輯器件的開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動(dòng)完成將用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。廣義的EDA技術(shù)（現(xiàn)代電子設(shè)計(jì)技術(shù)），除了狹義的EDA技術(shù)外，還包括計(jì)算機(jī)輔助分析CAA技術(shù)（如PSPICE，EWB，MATLAB等），印刷電路板計(jì)算機(jī)輔助設(shè)計(jì)PCB-CAD技術(shù)（如PROTEL，ORCAD等）。4

2EDA技術(shù)設(shè)計(jì)電子系統(tǒng)的特點(diǎn)①用軟件的方式設(shè)計(jì)硬件；②軟件系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由開發(fā)軟件自動(dòng)完成的；③設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真；④系統(tǒng)可現(xiàn)場編程，在線升級；⑤整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。

⑥從以前的“組合設(shè)計(jì)”轉(zhuǎn)向真正的“自由設(shè)計(jì)”；

⑦設(shè)計(jì)的移植性好，效率高；

⑧非常適合分工設(shè)計(jì)，團(tuán)體協(xié)作。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢。

51.2EDA技術(shù)的發(fā)展歷程

電子產(chǎn)品設(shè)計(jì)的主觀要求：（1）提高產(chǎn)品性能、縮小產(chǎn)品體積、降低產(chǎn)品消耗；（2）提高電子設(shè)計(jì)自動(dòng)化程度，縮短開發(fā)周期，提高產(chǎn)品的競爭力。電子產(chǎn)品設(shè)計(jì)的客觀條件：（1）VLSI的快速發(fā)展，出現(xiàn)了CPLD/FPGA；（2）計(jì)算機(jī)技術(shù)的發(fā)展。由于電子產(chǎn)品設(shè)計(jì)的主觀要求的不斷提高和電子產(chǎn)品設(shè)計(jì)的客觀條件的不斷發(fā)展，產(chǎn)生了EDA（ElectronicDesignAutomation）技術(shù)。

EDA技術(shù)經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)(ComputerAssistDesign，簡稱CAD)、計(jì)算機(jī)輔助工程設(shè)計(jì)(ComputerAssistEngineeringDesign，簡稱CAE)和電子設(shè)計(jì)自動(dòng)化(ElectronicDesignAutomation，簡稱EDA)三個(gè)發(fā)展階段。

61.20世紀(jì)70年代的計(jì)算機(jī)輔助設(shè)計(jì)CAD階段人們開始將產(chǎn)品設(shè)計(jì)過程中高度重復(fù)性的繁雜勞動(dòng)，如布圖布線工作，用二維圖形編輯與分析的CAD工具替代，最具代表性的產(chǎn)品就是美國ACCEL公司開發(fā)的Tango布線軟件。

2.20世紀(jì)80年代的計(jì)算機(jī)輔助工程設(shè)計(jì)CAE階段

20世紀(jì)80年代初，推出的EDA工具則以邏輯模擬、定時(shí)分析、故障仿真、自動(dòng)布局和布線為核心，重點(diǎn)解決電路設(shè)計(jì)沒有完成之前的功能檢測等問題。80年代后期，EDA工具已經(jīng)可以進(jìn)行設(shè)計(jì)描述、綜合與優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證等工作。

3.20世紀(jì)90年代電子系統(tǒng)設(shè)計(jì)自動(dòng)化EDA階段

20世紀(jì)90年代，設(shè)計(jì)師逐步從使用硬件轉(zhuǎn)向設(shè)計(jì)硬件，從單個(gè)電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級電子產(chǎn)品開發(fā)(即SOC)。71.3EDA技術(shù)的主要內(nèi)容

從教學(xué)和實(shí)用的角度看，學(xué)習(xí)EDA技術(shù)主要應(yīng)掌握如下四個(gè)方面的內(nèi)容：①大規(guī)?？删幊踢壿嬈骷虎谟布枋稣Z言；③軟件開發(fā)工具；④實(shí)驗(yàn)開發(fā)系統(tǒng)。其中，大規(guī)?？删幊踢壿嬈骷抢肊DA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體，硬件描述語言是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段，軟件開發(fā)工具是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的智能化的自動(dòng)化設(shè)計(jì)工具，實(shí)驗(yàn)開發(fā)系統(tǒng)則是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載工具及硬件驗(yàn)證工具。81.3.1大規(guī)?？删幊踢壿嬈骷?）可編程邏輯器件(簡稱PLD)是一種由用戶編程以實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。（2）FPGA(FieldProgrammableGateArray)——現(xiàn)場可編程門陣列，CPLD(ComplexProgrammableLogicDevices)——復(fù)雜可編程邏輯器件。（3）國際上生產(chǎn)FPGA/CPLD的主流公司，并且在國內(nèi)占有市場份額較大的主要是Xilinx，Altera，Lattice三家公司。（4）典型CPLD產(chǎn)品：Lattice公司ispMACH4A5，ispMACH4000，ispXPLD5000等系列；Altera公司MAX3000A，MAX7000等系列；Xilinx公司CoolRunner-Ⅱ，CoolRunnerXPLA3，XC9500/XL/XV等系列。9

典型FPGA產(chǎn)品：Lattice公司有MachXO，ispXPGA，EC/ECP，ECP2/M(含S系列)，ECP3，SC/SCM，XP/XP2，F(xiàn)PSC等系列；Altera公司有MAXⅡ,Cyclone,CycloneⅡ,CycloneⅢ，ArriaGX,ArriaⅡGX,STRATIX,STRATIXⅡ,STRATIXⅢ，STRATIXⅣ,FLEX10K,FLEX8000,APEX20K,APEXⅡ,ACEX1K等系列；Xilinx公司有XC3000，XC4000，XC5200，SpartanⅡ,SpartanⅡE，Spartan-3，Spartan-3A，Spartan-3E，Spartan-3L，Spartan-6，Virtex，Virtex-E，Virtex-Ⅱ，Virtex-4，Virtex-5，Virtex-6等。（5）FPGA在結(jié)構(gòu)上主要分為三個(gè)部分，即可編程邏輯單元，可編程輸入/輸出單元和可編程連線三個(gè)部分。CPLD在結(jié)構(gòu)上主要包括三個(gè)部分，即可編程邏輯宏單元，可編程輸入/輸出單元和可編程內(nèi)部連線。10

（6）高集成度、高速度和高可靠性是FPGA/CPLD最明顯的特點(diǎn)。結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測控方面有著非常廣闊的應(yīng)用前景。（7）FPGA/CPLD開發(fā)周期短、投資風(fēng)險(xiǎn)小、產(chǎn)品上市速度快、市場適應(yīng)能力強(qiáng)和硬件升級回旋余地大，而且當(dāng)產(chǎn)品定型和產(chǎn)量擴(kuò)大后，可將在生產(chǎn)中達(dá)到充分檢驗(yàn)的VHDL設(shè)計(jì)迅速實(shí)現(xiàn)ASIC投產(chǎn)。（8）開發(fā)項(xiàng)目，F(xiàn)PGA/CPLD選擇?主要看開發(fā)項(xiàng)目本身的需要。對于普通規(guī)模，且產(chǎn)量不是很大的產(chǎn)品項(xiàng)目，通常使用CPLD比較好。對于大規(guī)模的邏輯設(shè)計(jì)、ASIC設(shè)計(jì)，或單片系統(tǒng)設(shè)計(jì)，則多采用FPGA。另外，F(xiàn)PGA掉電后將丟失原有的邏輯信息，所以在實(shí)用中需要為FPGA芯片配置一個(gè)專用ROM。11

1.3.2硬件描述語言常用的硬件描述語言有VHDL、Verilog、ABEL。

VHDL：作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。

Verilog：作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，支持的EDA工具較多，適用于RTL級和門電路級的描述，其綜合過程較VHDL稍簡單，但其在高級描述方面不如VHDL。

ABEL：一種支持各種不同輸入方式的HDL，被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計(jì)，由于其語言描述的獨(dú)立性，因而適用于各種不同規(guī)模的可編程器件的設(shè)計(jì)。有專家認(rèn)為，在新世紀(jì)中，VHDL與Verilog語言將承擔(dān)幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。12

1.3.3軟件開發(fā)工具

1．主流廠家的EDA軟件工具目前比較流行的、主流廠家的EDA的軟件工具如后所述。這些不同的軟件基本功能相同，主要差別在于：①面向的目標(biāo)器件不一樣；②性能各有優(yōu)劣。（1）QuartusⅡ：是Altera公司的新近推出的EDA軟件工具，其設(shè)計(jì)工具完全支持VHDL、Verilog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器?？梢灾苯诱{(diào)用SynplifyPro、FPGACompilerⅡ等第三方工具。具備仿真功能，并支持第三方的仿真工具。此外為AlteraDSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境，它與MATLAB和DSPBuilder結(jié)合可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。還可與SOPCBuilder結(jié)合，實(shí)現(xiàn)SOPC系統(tǒng)開發(fā)。13

（2）ISE/ISE-WebPACKSeries：它是Xilinx公司新近推出的EDA集成軟件開發(fā)環(huán)境。它操作簡易方便，其提供的各種最新改良功能能解決以往各種設(shè)計(jì)上的瓶頸，加快了設(shè)計(jì)與檢驗(yàn)的流程，如ProjectNavigator讓顧客能在同一設(shè)計(jì)工程中使用Synplicity與Xilinx的合成工具，混合使用VHDL及VerilogHDL源程序，讓設(shè)計(jì)人員能使用固有的IP與HDL設(shè)計(jì)資源達(dá)至最佳的結(jié)果。使用者亦可鏈結(jié)與啟動(dòng)XilinxEmbeddedDesignKit(EDK)XPS專用管理器，以及使用新增的AutomaticWebUpdate功能來監(jiān)視軟件的更新狀況向使用者發(fā)送通知，及讓使用者進(jìn)行下載更新檔案，以令其ISE的設(shè)定維持最佳狀態(tài)。各版本的ISE軟件皆支持Windows2000、WindowsXP操作系統(tǒng)。14

（3）ispLEVER是Lattice公司最新推出的一套EDA軟件。提供設(shè)計(jì)輸入、HDL綜合、驗(yàn)證、器件適配、布局布線、編程和在系統(tǒng)設(shè)計(jì)調(diào)試。設(shè)計(jì)輸入可采用原理圖、硬件描述語言、混合輸入三種方式。能對所設(shè)計(jì)的數(shù)字電子系統(tǒng)進(jìn)行功能仿真和時(shí)序仿真。軟件中含有不同的工具，適用于各個(gè)設(shè)計(jì)階段。軟件包含“Synplify”、“Leonado”綜合工具和ispVM器件編程工具。ispLEVER軟件提供給開發(fā)者一個(gè)有力的工具，用于設(shè)計(jì)所有Lattice可編程邏輯產(chǎn)品。軟件不僅支持所有Lattice公司的ispLSI、MACH、ispGDX、ispGAL、GAL器件,還支持Lattice新的FPGA、FPSC、ispXPGATM和ispXPLDTM產(chǎn)品系列。15

2．第三方EDA工具業(yè)界最流行的第三方EDA工具有：邏輯綜合性能最好的Synplify，仿真功能最強(qiáng)大的ModelSim。（1）Synplify：它是Synplicity公司的著名產(chǎn)品，是一個(gè)邏輯綜合性能最好的FPGA和CPLD的邏輯綜合工具。它能以很高的效率將Verilog和VHDL文本文件轉(zhuǎn)換為高性能的面向流行器件的設(shè)計(jì)網(wǎng)表；它在綜合后還可以生成VHDL和Verilog仿真網(wǎng)表，以便對原設(shè)計(jì)進(jìn)行功能仿真；它具有符號(hào)化的FSM編譯器，以實(shí)現(xiàn)高級的狀態(tài)機(jī)轉(zhuǎn)化；它的編輯窗口可以在HDL源文件高亮顯示綜合后的錯(cuò)誤，以便迅速定位和糾正所出現(xiàn)的問題；它具有圖形調(diào)試功能，在編譯和綜合后可以以圖形方式觀察結(jié)果；它具有將VHDL文件轉(zhuǎn)換成RTL圖形的功能；它能夠生成針對多種公司器件的網(wǎng)表；它支持VHDL1076-1993標(biāo)準(zhǔn)和Verilog1364-1995標(biāo)準(zhǔn)。16

（2）ModelSim：它是ModelTechnology公司的著名產(chǎn)品，支持VHDL和Verilog的混合仿真。使用它可以進(jìn)行三個(gè)層次的仿真，即RTL（寄存器傳輸層次）、Functional（功能）和Gate-Level（門級）。RTL級仿真僅驗(yàn)證設(shè)計(jì)的功能，沒有時(shí)序信息；功能級是經(jīng)過綜合器邏輯綜合后，針對特定目標(biāo)器件生成的VHDL網(wǎng)表進(jìn)行仿真；而門級仿真是經(jīng)過布線器、適配器后，對生成的門級VHDL網(wǎng)表進(jìn)行的仿真，此時(shí)在VHDL網(wǎng)表中含有精確的時(shí)序延遲信息，因而可以得到與硬件相對應(yīng)的時(shí)序仿真結(jié)果。ModelSimVHDL支持IEEE1076-1987和IEEE1076-1993標(biāo)準(zhǔn)。ModelSimVerilog基于IEEE1364-1995標(biāo)準(zhǔn)，在此基礎(chǔ)上針對OpenVerilog標(biāo)準(zhǔn)進(jìn)行了擴(kuò)展。此外，ModelSim支持SDF1.0、2.0和2.1，以及VITAL2.2b和VITAL’95。17

1.3.4實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)開發(fā)系統(tǒng)提供芯片下載電路及EDA實(shí)驗(yàn)/開發(fā)的外圍資源(類似于用于單片機(jī)開發(fā)的仿真器)，以供硬件驗(yàn)證用。一般包括：①實(shí)驗(yàn)或開發(fā)所需的各類基本信號(hào)發(fā)生模塊，包括時(shí)鐘、脈沖、高低電平等；②FPGA/CPLD輸出信息顯示模塊，包括數(shù)碼顯示、發(fā)光管顯示、聲響指示等；③監(jiān)控程序模塊，提供“電路重構(gòu)軟配置”；④目標(biāo)芯片適配座以及上面的FPGA/CPLD目標(biāo)芯片和編程下載電路。目前從事EDA實(shí)驗(yàn)開發(fā)系統(tǒng)研制的有多所大專院校和多家高科技公司，如杭州電子科技大學(xué)、清華大學(xué)、華中科技大學(xué)、西安電子科技大學(xué)、東南大學(xué)、北京理工大學(xué)等。181.4EDA工具的發(fā)展趨勢1.設(shè)計(jì)輸入工具的發(fā)展趨勢早期EDA工具設(shè)計(jì)輸入普遍采用原理圖輸入方式，以文字和圖形作為設(shè)計(jì)載體和文件，將設(shè)計(jì)信息加載到后續(xù)的EDA工具中，完成設(shè)計(jì)分析工作。原理圖輸入方式的優(yōu)點(diǎn)是直觀，能滿足以設(shè)計(jì)分析為主的一般要求，但是原理圖輸入方式不適合用EDA綜合工具。

2.具有混合信號(hào)處理能力的EDA工具目前，數(shù)字電路設(shè)計(jì)的EDA工具遠(yuǎn)比模擬電路的EDA工具多。模擬集成電路EDA工具開發(fā)的難度較大，但是，由于物理量本身多以模擬形式存在，所以實(shí)現(xiàn)高性能的復(fù)雜電子系統(tǒng)的設(shè)計(jì)離不開模擬信號(hào)。193.更為有效的仿真工具的發(fā)展通常，可以將電子系統(tǒng)設(shè)計(jì)的仿真過程分為兩個(gè)階段：設(shè)計(jì)前期的系統(tǒng)級仿真和設(shè)計(jì)過程的電路級仿真。系統(tǒng)級仿真主要驗(yàn)證系統(tǒng)的功能；電路級仿真主要驗(yàn)證系統(tǒng)的性能，決定怎樣實(shí)現(xiàn)設(shè)計(jì)所需的精度。

4.更為理想的設(shè)計(jì)綜合工具的開發(fā)面對當(dāng)今飛速發(fā)展的電子產(chǎn)品市場，電子設(shè)計(jì)人員需要更加實(shí)用、快捷的EDA工具，使用統(tǒng)一的集成化設(shè)計(jì)環(huán)境，改變傳統(tǒng)設(shè)計(jì)思路，即優(yōu)先考慮具體物理實(shí)現(xiàn)方式，而將精力集中到設(shè)計(jì)構(gòu)思、方案比較和尋找優(yōu)化設(shè)計(jì)等方面，以最快的速度開發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品。201.5EDA的工程設(shè)計(jì)流程

1.5.1FPGA/CPLD的工程設(shè)計(jì)流程21

建筑工程流程：

“建筑設(shè)計(jì)”——用各種設(shè)計(jì)圖紙把我們的建筑設(shè)想表示出來；“建筑預(yù)算”——根據(jù)投資規(guī)模、擬建樓房的結(jié)構(gòu)及有關(guān)建房的經(jīng)驗(yàn)數(shù)據(jù)等計(jì)算需要多少基本的建筑材料；“施工設(shè)計(jì)”——這些磚、水泥、預(yù)制塊、門、窗戶等具體砌在房子的什么部位，相互之間怎樣連接；“建筑施工”——將這些磚、水泥、預(yù)制塊、門、窗戶等按照規(guī)定施工建成一棟樓房；“建筑驗(yàn)收”——檢驗(yàn)所建樓房是否符合設(shè)計(jì)要求。建設(shè)過程中做出某些“建筑模型”或進(jìn)行某些“建筑實(shí)驗(yàn)”。

22EDA的工程設(shè)計(jì)流程

“源程序的編輯和編譯”——用一定的邏輯表達(dá)手段將設(shè)計(jì)表達(dá)出來；“邏輯綜合”——將用一定的邏輯表達(dá)手段表達(dá)出來的設(shè)計(jì)，經(jīng)過一系列的操作，分解成一系列的基本邏輯電路及對應(yīng)關(guān)系(電路分解)；“目標(biāo)器件的布線/適配”——在選定的目標(biāo)器件中建立這些基本邏輯電路及對應(yīng)關(guān)系(邏輯實(shí)現(xiàn))；“目標(biāo)器件的編程/下載”——將前面的軟件設(shè)計(jì)經(jīng)過編程變成具體的設(shè)計(jì)系統(tǒng)(物理實(shí)現(xiàn))；“硬件仿真/硬件測試”——驗(yàn)證所設(shè)計(jì)的系統(tǒng)是否符合設(shè)計(jì)要求。設(shè)計(jì)過程的有關(guān)“仿真”——模擬有關(guān)設(shè)計(jì)結(jié)果與設(shè)計(jì)構(gòu)想是否相符。23圖1.1EDA工程設(shè)計(jì)流程圖24

1.源程序的編輯和編譯利用EDA工具的文本編輯器或圖形編輯器將它用文本方式或圖形方式表達(dá)出來，進(jìn)行排錯(cuò)編譯，變成VHDL/Verilog文件格式，為進(jìn)一步的邏輯綜合做準(zhǔn)備。

(1)原理圖輸入方式：利用EDA工具提供的圖形編輯器以原理圖的方式進(jìn)行輸入。具有比較容易掌握，直觀且方便等優(yōu)點(diǎn)，然而該方法的優(yōu)點(diǎn)同時(shí)也是它的缺點(diǎn)。

(2)狀態(tài)圖輸入方式：以圖形的方式表示狀態(tài)圖進(jìn)行輸入。這種設(shè)計(jì)方式簡化了狀態(tài)機(jī)的設(shè)計(jì)，比較流行。

(3)VHDL/Verilog軟件程序的文本方式：最一般化、最具普遍性的輸入方法，任何支持VHDL/Verilog的EDA工具都支持文本方式的編輯和編譯。25

2.邏輯綜合和優(yōu)化邏輯綜合，就是將電路的高級語言描述(如HDL、原理圖或狀態(tài)圖形的描述)轉(zhuǎn)換成低級的，可與FPGA/CPLD或構(gòu)成ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。邏輯映射，就是將電路的高級描述，針對給定硬件結(jié)構(gòu)組件，進(jìn)行編譯，優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述文件。

3.目標(biāo)器件的布線/適配

邏輯適配，就是將由綜合器產(chǎn)生的網(wǎng)表文件針對某一具體的目標(biāo)器進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布線與操作等，配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如JEDEC格式的文件。264.設(shè)計(jì)過程中的有關(guān)仿真行為仿真，就是將VHDL/Verilog設(shè)計(jì)源程序直接送到VHDL/Verilog仿真器中所進(jìn)行的仿真。該仿真只是根據(jù)VHDL/Verilog的語義進(jìn)行的，與具體電路沒有關(guān)系。功能仿真，就是將綜合后的VHDL/Verilog網(wǎng)表文件再送到VHDL仿真器中所進(jìn)行的仿真。仿真過程不涉及具體器件的硬件特性，如延時(shí)特性。其仿真結(jié)果與門級仿真器的功能仿真結(jié)果基本一致。時(shí)序仿真，就是將布線器/適配器所產(chǎn)生的VHDL/Verilog網(wǎng)表文件送到VHDL/Verilog仿真器中所進(jìn)行的仿真。該仿真已將器件特性考慮進(jìn)去了，因此可以得到精確的時(shí)序仿真結(jié)果。

275.目標(biāo)器件的編程/下載

如果編譯、綜合、布線/適配和行為仿真、功能仿真、時(shí)序仿真等過程都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計(jì)的要求，則可以將由FPGA/CPLD布線/適配器產(chǎn)生的配置/下載文件通過編程器或下載電纜載入目標(biāo)芯片F(xiàn)PGA或CPLD中。

6.硬件仿真/硬件測試硬件仿真，就是在ASIC設(shè)計(jì)中，常利用FPGA對系統(tǒng)的設(shè)計(jì)進(jìn)行功能檢測，通過后再將其VHDL/Verilog設(shè)計(jì)以ASIC形式實(shí)現(xiàn)的過程。硬件測試，就是FPGA或CPLD直接用于應(yīng)用系統(tǒng)的設(shè)計(jì)中，將下載文件下載到FPGA后，對系統(tǒng)的設(shè)計(jì)進(jìn)行的功能檢測的過程。28

1.5.2ASIC工程設(shè)計(jì)流程

1.ASIC（ApplicationSpecificIntegratedCircuits，專用集成電路）主要指用于某一專門用途的集成電路。ASIC分類大致可分為數(shù)字ASIC、模擬ASIC和數(shù)?；旌螦SIC。對于數(shù)字ASIC，其設(shè)計(jì)方法有多種。按版圖結(jié)構(gòu)及制造方法分，有半定制和全定制兩種方法。全定制方法在通用中小規(guī)模集成電路設(shè)計(jì)、模擬集成電路的設(shè)計(jì)中被廣泛采用。半定制法按邏輯實(shí)現(xiàn)的方式不同，可再分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。29

門陣列法設(shè)計(jì)方式涉及的工藝少、模式規(guī)范、設(shè)計(jì)自動(dòng)化程度高、設(shè)計(jì)周期短、造價(jià)低，且適合于小批量的ASIC設(shè)計(jì)。門陣列法缺點(diǎn)是芯片面積利用率低，靈活性差，對設(shè)計(jì)限制得過多。標(biāo)準(zhǔn)單元法是目前ASIC設(shè)計(jì)中應(yīng)用最廣泛的設(shè)計(jì)方法之一。但標(biāo)準(zhǔn)單元法存在的問題是，當(dāng)工藝更新之后，標(biāo)準(zhǔn)單元庫要隨之更新，這是一項(xiàng)十分繁重的工作。

可編程邏輯器件直接實(shí)現(xiàn)的所謂ASIC的性能、速度和單位成本上對于全定制或標(biāo)準(zhǔn)單元法設(shè)計(jì)的ASIC都不具備競爭性。302ASIC工程設(shè)計(jì)流程（1）系統(tǒng)統(tǒng)規(guī)格說明：分析并確定整個(gè)系統(tǒng)的功能、要求達(dá)到的性能、物理尺寸，確定采用何種制造工藝、設(shè)計(jì)周期和設(shè)計(jì)費(fèi)用。建立系統(tǒng)行為模型，進(jìn)行可行性驗(yàn)證。（2）系統(tǒng)統(tǒng)劃分：將系統(tǒng)分割成各個(gè)功能子模塊，給出子模塊之間信號(hào)連接關(guān)系。驗(yàn)證各個(gè)功能塊的模型，確定系統(tǒng)的關(guān)鍵時(shí)序。（3）邏輯設(shè)計(jì)與綜合：用文本、原理圖等進(jìn)行具體邏輯描述。對于硬件描述語言描述的設(shè)計(jì)模塊需要用綜合器進(jìn)行綜合獲得具體的電路網(wǎng)表文件，對于原理圖等描述方式描述的設(shè)計(jì)模塊經(jīng)簡單編譯后得到邏輯網(wǎng)表文件。（4）綜合后仿真：根據(jù)邏輯綜合后得到網(wǎng)表文件，進(jìn)行仿真驗(yàn)證。31

（5）版圖設(shè)計(jì)（物理設(shè)計(jì)）：是將邏輯設(shè)計(jì)中每一個(gè)邏輯元件、電阻、電容等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息。（6）版圖驗(yàn)證：主要包括：版圖原理圖比對、設(shè)計(jì)規(guī)則檢查、電氣規(guī)則檢查。在手工版圖設(shè)計(jì)中，這是非常重要的一步。（7）參數(shù)提取與后仿真：版圖驗(yàn)證完畢后，需進(jìn)行版圖的電路網(wǎng)表提取，參數(shù)提取，把提取出的參數(shù)反注至網(wǎng)表文件，進(jìn)行最后一步仿真驗(yàn)證工作。（8）制版、流片：送IC生產(chǎn)線進(jìn)行制版、光罩和流片，進(jìn)行實(shí)驗(yàn)性生產(chǎn)。（9）芯片測試：測試芯片是否符合設(shè)計(jì)要求，評估成品率。321.6數(shù)字系統(tǒng)的設(shè)計(jì)1.6.1數(shù)字系統(tǒng)的設(shè)計(jì)模型一種普遍采用的數(shù)字系統(tǒng)設(shè)計(jì)模型是：根據(jù)數(shù)字系統(tǒng)的定義，將整個(gè)系統(tǒng)劃分為兩個(gè)模塊或兩個(gè)子系統(tǒng)：數(shù)據(jù)處理子系統(tǒng)和控制子系統(tǒng)，如圖1.2所示。數(shù)據(jù)處理子系統(tǒng)主要完成數(shù)據(jù)的采集、存儲(chǔ)、運(yùn)算和傳輸。數(shù)據(jù)處理子系統(tǒng)主要由存儲(chǔ)器、運(yùn)算器、數(shù)據(jù)選擇器等功能電路組成。控制子系統(tǒng)是執(zhí)行數(shù)字系統(tǒng)算法的核心，具有記憶功能，因此控制子系統(tǒng)是時(shí)序系統(tǒng)?？刂谱酉到y(tǒng)由組合邏輯電路和觸發(fā)器組成，與數(shù)據(jù)處理子系統(tǒng)共用時(shí)鐘。33圖1.2數(shù)字系統(tǒng)的設(shè)計(jì)模型34

設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)時(shí)，采用該模型的優(yōu)點(diǎn)是：

(1)把數(shù)字系統(tǒng)劃分為控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)兩個(gè)主要部分，使設(shè)計(jì)者面對的電路規(guī)模減小，二者可以分別設(shè)計(jì)。

(2)由于數(shù)字系統(tǒng)中控制子系統(tǒng)的邏輯關(guān)系比較復(fù)雜，將其獨(dú)立劃分出來后，可突出設(shè)計(jì)重點(diǎn)和分散設(shè)計(jì)難點(diǎn)。

(3)當(dāng)數(shù)字系統(tǒng)劃分為控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)后，邏輯分工清楚，各自的任務(wù)。35

1.6.2數(shù)字系統(tǒng)的設(shè)計(jì)方法數(shù)字系統(tǒng)設(shè)計(jì)有多種方法，如模塊設(shè)計(jì)法、自頂向下設(shè)計(jì)法和自底向上設(shè)計(jì)法等。數(shù)字系統(tǒng)的設(shè)計(jì)一般采用自頂向下、由粗到細(xì)、逐步求精的方法。采用自頂向下的設(shè)計(jì)方法有如下優(yōu)點(diǎn):(1)自頂向下設(shè)計(jì)方法是一種模塊化設(shè)計(jì)方法。對設(shè)計(jì)的描述從上到下逐步由粗略到詳細(xì)，符合常規(guī)的邏輯思維習(xí)慣。

(2)適合多個(gè)設(shè)計(jì)者同時(shí)進(jìn)行設(shè)計(jì)。隨著技術(shù)的不斷進(jìn)步，許多設(shè)計(jì)由一個(gè)設(shè)計(jì)者已無法完成，由多個(gè)設(shè)計(jì)者分工協(xié)作完成一項(xiàng)設(shè)計(jì)的情況越來越多。361.6.3數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則

1．分割準(zhǔn)則自頂向下的設(shè)計(jì)方法或其他層次化的設(shè)計(jì)方法，需要對系統(tǒng)功能進(jìn)行分割，然后用邏輯語言進(jìn)行描述。分割過程中，若分割過粗，則不易用邏輯語言表達(dá)；分割過細(xì)，則帶來不必要的重復(fù)和繁瑣。

2．系統(tǒng)的可觀測性在系統(tǒng)設(shè)計(jì)中，應(yīng)該同時(shí)考慮功能檢查和性能的測試，即系統(tǒng)觀測性的問題。一些有經(jīng)驗(yàn)的設(shè)計(jì)者會(huì)自覺地在設(shè)計(jì)系統(tǒng)的同時(shí)設(shè)計(jì)觀測電路，即觀測器，指示系統(tǒng)內(nèi)部的工作狀態(tài)。373．同步和異步電路異步電路會(huì)造成較大延時(shí)和邏輯競爭，容易引起系統(tǒng)的不穩(wěn)定，而同步電路則是按照統(tǒng)一的時(shí)鐘工作，穩(wěn)定性好。因此，在設(shè)計(jì)時(shí)應(yīng)盡可能采用同步電路進(jìn)行設(shè)計(jì)，避免使用異步電路。在必須使用異步電路時(shí)，應(yīng)采取措施來避免競爭和增加穩(wěn)定性。

4．最優(yōu)化設(shè)計(jì)由于可編程器件的邏輯資源、連接資源和I/O資源有限，器件的速度和性能也是有限的，用器件設(shè)計(jì)系統(tǒng)的過程相當(dāng)于求最優(yōu)解的過程，因此，需要給定兩個(gè)約束條件：邊界條件和最優(yōu)化目標(biāo)。385．系統(tǒng)設(shè)計(jì)的藝術(shù)一個(gè)系統(tǒng)的設(shè)計(jì)，通常需要經(jīng)過反復(fù)的修改、優(yōu)化才能達(dá)到設(shè)計(jì)的要求。一個(gè)好的設(shè)計(jì)，應(yīng)該滿足“和諧”的基本特征，對數(shù)字系統(tǒng)可以根據(jù)以下幾點(diǎn)做出判斷：設(shè)計(jì)是否總體上流暢，無拖泥帶水的感覺；資源分配、I/O分配是否合理，設(shè)計(jì)上和性能上是否有瓶頸，系統(tǒng)結(jié)構(gòu)是否協(xié)調(diào)；是否具有良好的可觀測性；是否易于修改和移植；器件的特點(diǎn)是否能得到充分的發(fā)揮。39

1.6.4數(shù)字系統(tǒng)的設(shè)計(jì)步驟

1．系統(tǒng)任務(wù)分析數(shù)字系統(tǒng)設(shè)計(jì)中的第一步是明確系統(tǒng)的任務(wù)。在設(shè)計(jì)任務(wù)書中，可用各種方式提出對整個(gè)數(shù)字系統(tǒng)的邏輯要求，常用的方式有自然語言、邏輯流程圖、時(shí)序圖或幾種方法的結(jié)合。

2．確定邏輯算法一個(gè)數(shù)字系統(tǒng)的邏輯運(yùn)算往往有多種算法，設(shè)計(jì)者的任務(wù)不但是要找出各種算法，還必須比較優(yōu)劣，取長補(bǔ)短，從中確定最合理的一種。403．建立系統(tǒng)及子系統(tǒng)模型當(dāng)算法明確后，應(yīng)根據(jù)算法構(gòu)造系統(tǒng)的硬件框架(也稱為系統(tǒng)框圖)，將系統(tǒng)劃分為若干個(gè)部分，各部分分別承擔(dān)算法中不同的邏輯操作功能。如果某一部分的規(guī)模仍嫌大，則需進(jìn)一步劃分。劃分后的各個(gè)部分應(yīng)邏輯功能清楚，規(guī)模大小合適，便于進(jìn)行電路級的設(shè)計(jì)。

4．系統(tǒng)(或模塊)邏輯描述當(dāng)系統(tǒng)中各個(gè)子系統(tǒng)(指最低層子系統(tǒng))和模塊的邏輯功能和結(jié)構(gòu)確定后，則需采用比較規(guī)范的形式來描述系統(tǒng)的邏輯功能。設(shè)計(jì)方案的描述方法可以有多種，常用的有方框圖、流程圖和描述語言等。414．系統(tǒng)(或模塊)邏輯描述當(dāng)系統(tǒng)中各個(gè)子系統(tǒng)(指最低層子系統(tǒng))和模塊的邏輯功能和結(jié)構(gòu)確定后，則需采用比較規(guī)范的形式來描述系統(tǒng)的邏輯功能。設(shè)計(jì)方案的描述方法可以有多種，常用的有方框圖、流程圖和描述語言等。對系統(tǒng)的邏輯描述可先采用較粗略的邏輯流程圖，再將邏輯流程圖逐步細(xì)化為詳細(xì)邏輯流程圖，最后將詳細(xì)邏輯流程圖表示成與硬件有對應(yīng)關(guān)系的形式，為下一步的電路級設(shè)計(jì)提供依據(jù)。425．邏輯電路級設(shè)計(jì)及系統(tǒng)仿真電路級設(shè)計(jì)是指選擇合理的器件和連接關(guān)系以實(shí)現(xiàn)系統(tǒng)邏輯要求。電路級設(shè)計(jì)的結(jié)果常采用兩種方式來表達(dá)：電路圖方式和硬件描述語言方式。EDA軟件允許以這兩種方式輸入，以便作后續(xù)的處理。

6．系統(tǒng)的物理實(shí)現(xiàn)物理實(shí)現(xiàn)是指用實(shí)際的器件實(shí)現(xiàn)數(shù)字系統(tǒng)的設(shè)計(jì)，用儀表測量設(shè)計(jì)的電路是否符合設(shè)計(jì)要求。現(xiàn)在的數(shù)字系統(tǒng)往往采用大規(guī)模和超大規(guī)模集成電路，由于器件集成度高、導(dǎo)線密集，故一般在電路設(shè)計(jì)完成后即設(shè)計(jì)印刷電路板，在印刷電路板上組裝電路進(jìn)行測試。431.7EDA技術(shù)的應(yīng)用展望1.將廣泛應(yīng)用于高校電類專業(yè)的實(shí)踐教學(xué)工作中可廣泛應(yīng)用于數(shù)字電子技術(shù)實(shí)驗(yàn)，電子技術(shù)課程設(shè)計(jì)，數(shù)字信號(hào)處理實(shí)驗(yàn)，數(shù)字圖像處理實(shí)驗(yàn)，嵌入式系統(tǒng)設(shè)計(jì)，片上系統(tǒng)設(shè)計(jì)，綜合應(yīng)用實(shí)踐，電子設(shè)計(jì)競賽，信息工程類專業(yè)畢業(yè)設(shè)計(jì)等實(shí)踐教學(xué)工作。

2.將廣泛應(yīng)用于科研工作和新產(chǎn)品的開發(fā)中由于可編程邏輯器件性能價(jià)格比的不斷提高，開發(fā)軟件功能的不斷完善，EDA技術(shù)具有用軟件的方式設(shè)計(jì)硬件，可用有關(guān)軟件進(jìn)行各種仿真，系統(tǒng)可現(xiàn)場編程、在線升級，整個(gè)系統(tǒng)可集成在一個(gè)芯片上等特點(diǎn)，這將使其廣泛應(yīng)用于科研工作和新產(chǎn)品的開發(fā)工作中。44

3.將廣泛應(yīng)用于專用集成電路的開發(fā)可編程器件制造廠家可按照一定的規(guī)格以通用器件形式大量生產(chǎn)，用戶可按通用器件從市場上選購，然后按自己的要求通過編程實(shí)現(xiàn)專用集成電路的功能。因此，對于集成電路制造技術(shù)與世界先進(jìn)的集成電路制造技術(shù)尚有一定差距的我國，開發(fā)具有自主知識(shí)產(chǎn)權(quán)的專用集成電路，已成為相關(guān)專業(yè)人員的重要任務(wù)。

4.將廣泛應(yīng)用于傳統(tǒng)機(jī)電設(shè)備的升級換代和技術(shù)改造如果利用EDA技術(shù)進(jìn)行傳統(tǒng)機(jī)電設(shè)備的電氣控制系統(tǒng)的重新設(shè)計(jì)或技術(shù)改造，不但設(shè)計(jì)周期短、設(shè)計(jì)成本低，而且將提高產(chǎn)品或設(shè)備的性能，縮小產(chǎn)品體積，提高產(chǎn)品的技術(shù)含量，提高產(chǎn)品的附加值。

451.8EDA技術(shù)研究性學(xué)習(xí)探討開展本科生研究性教學(xué)，其必要性如下：（1）大眾化高等教育的差異化教育的需要；（2）提高大學(xué)生綜合應(yīng)用能力的需要；（3）提高大學(xué)生實(shí)踐動(dòng)手能力的需要；（4）提高大學(xué)生專業(yè)創(chuàng)新能力的需要；（5）提高大學(xué)生專業(yè)綜合素養(yǎng)的需要；（6）改變大學(xué)生被動(dòng)學(xué)習(xí)學(xué)風(fēng)的需要。1.8.1開展EDA技術(shù)研究性教學(xué)的意義461.8EDA技術(shù)研究性學(xué)習(xí)探討開展本科生研究性教學(xué)，其必要性如下：（1）大眾化高等教育的差異化教育的需要；（2）提高大學(xué)生綜合應(yīng)用能力的需要；（3）提高大學(xué)生實(shí)踐動(dòng)手能力的需要；（4）提高大學(xué)生專業(yè)創(chuàng)新能力的需要；（5）提高大學(xué)生專業(yè)綜合素養(yǎng)的需要；（6）改變大學(xué)生被動(dòng)學(xué)習(xí)學(xué)風(fēng)的需要。1.8.1開展EDA技術(shù)研究性教學(xué)的意義471.8EDA技術(shù)研究性學(xué)習(xí)探討開展本科生研究性教學(xué)的意義：（1）大眾化高等教育的差異化教育的需要；（2）提高大學(xué)生綜合應(yīng)用能力的需要；（3）提高大學(xué)生實(shí)踐動(dòng)手能力的需要；（4）提高大學(xué)生專業(yè)創(chuàng)新能力的需要；（5）提高大學(xué)生專業(yè)綜合素養(yǎng)的需要；（6）改變大學(xué)生被動(dòng)學(xué)習(xí)學(xué)風(fēng)的需要。1.8.1開展EDA技術(shù)研究性教學(xué)的意義481.8.2開展EDA技術(shù)研究性教學(xué)的方法491.熟練掌握EDA技術(shù)的基礎(chǔ)理論、基本方法、基本技巧、調(diào)試方法和調(diào)試技巧。2.熟練掌握基于EDA技術(shù)的系統(tǒng)設(shè)計(jì)開發(fā)課題相關(guān)的基礎(chǔ)理論、基本方法、基本技巧。3.全面提高學(xué)生的綜合應(yīng)用能力、實(shí)踐動(dòng)手能力、創(chuàng)新創(chuàng)業(yè)能力和就業(yè)核心競爭力。1.8.3開展EDA技術(shù)研究性教學(xué)的成效50思考題

1.1?EDA的英文全稱是什么？EDA的中文含義是什么？

1.2什么叫EDA技術(shù)？利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)有什么特點(diǎn)？

1.3從使用的角度來講，EDA技術(shù)主要包括幾個(gè)方面的內(nèi)容？這幾個(gè)方面在整個(gè)電子系統(tǒng)的設(shè)計(jì)中分別起什么作用？

1.4什么叫可編程邏輯器件(簡稱PLD)？FPGA和CPLD的中文含義分別是什么？國際上生產(chǎn)FPGA/CPLD的主流公司，并且在國內(nèi)占有較大市場份額的主要有哪幾家？其產(chǎn)品系列有哪些？

1.5?FPGA和CPLD各包括幾個(gè)基本組成部分？

1.6?FPGA/CPLD有什么特點(diǎn)？二者在存儲(chǔ)邏輯信息方面有什么區(qū)別？在實(shí)際使用中，在什么情況下選用CPLD，在什么情況下選用FPGA？511.7常用的硬件描述語言有哪幾種？這些硬件描述語言在邏輯描述方面有什么區(qū)別？

1.8目前比較流行的、主流廠家的EDA的軟件工具有哪些？這些開發(fā)軟件的主要區(qū)別是什么？

1.9第三方EDA軟件工具有哪些？這些第三方EDA軟件工具的主要作用是什么？

1.10對于目標(biāo)器件為FPGA/CPLD的VHDL設(shè)計(jì)，其工程設(shè)計(jì)包括幾個(gè)主要步驟？每步的作用是什么？每步的結(jié)果是什么？

1.11名詞解釋：邏輯綜合、邏輯適配、行為仿真、功能仿真、時(shí)序仿真。

1.12談?wù)勀銓DA技術(shù)應(yīng)用的展望。第2章大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷抢肊DA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體。本章以超大規(guī)?？删幊踢壿嬈骷闹髁髌骷﨔PGA和CPLD為主要對象，首先概述可編程邏輯器件的發(fā)展歷程、分類方法和常用標(biāo)識(shí)的含義，其次闡述了FPGA主流設(shè)計(jì)技術(shù)及發(fā)展趨勢，接著詳細(xì)地闡述了Lattice、Altera和Xilinx公司的典型FPGA和CPLD的性能參數(shù)、基本結(jié)構(gòu)，最后介紹了FPGA和CPLD的編程與配置電路，F(xiàn)PGA/CPLD開發(fā)應(yīng)用中的選擇方法。目錄2.1可編程邏輯器件概述2.2FPGA主流設(shè)計(jì)技術(shù)及發(fā)展趨勢2.3Lattice公司的CPLD和FPGA器件2.4Altera公司的CPLD和FPGA器件2.5Xilinx公司的CPLD和FPGA器件2.6CPLD和FPGA的編程與配置2.7FPGA和CPLD的開發(fā)應(yīng)用選擇

2.1可編程邏輯器件概述2.1.1PLD的發(fā)展進(jìn)程最早的可編程邏輯器件出現(xiàn)在20世紀(jì)70年代初，主要是可編程只讀存儲(chǔ)器(PROM)和可編程邏輯陣列(PLA)。?20世紀(jì)70年代末出現(xiàn)了可編程陣列邏輯(PAL－ProgrammableArrayLogic)器件。20世紀(jì)80年代初期，美國Lattice公司推出了一種新型的PLD器件，稱為通用陣列邏輯(GAL－GenericArrayLogic)，一般認(rèn)為它是第二代PLD器件。隨后各種可編程邏輯器件如雨后春筍般涌現(xiàn)，如PROM、EPROM、EEPROM等。

1985年，美國Altera公司在EPROM和GAL器件的基礎(chǔ)上，首先推出了可擦除可編程邏輯器件EPLD(ErasablePLD)，其基本結(jié)構(gòu)與PAL/GAL器件相仿，但其集成度要比GAL器件高得多。而后Altera、Atmel、Xilinx等公司不斷推出新的EPLD產(chǎn)品。最初，一般把器件的可用門數(shù)超過500門的PLD稱為EPLD。后來，由于器件的密度越來越大，所以許多公司把原來稱為EPLD的產(chǎn)品都稱為復(fù)雜可編程邏輯器件CPLD（ComplexProgrammableLogicDevices)?，F(xiàn)在一般把所有超過某一集成度的PLD器件都稱為CPLD。在20世紀(jì)80年代中期，美國Xilinx公司首先推出了現(xiàn)場可編程門陣列FPGA（FieldProgrammablegatearray)器件。FPGA器件采用邏輯單元陣列結(jié)構(gòu)和靜態(tài)隨機(jī)存取存儲(chǔ)器工藝，設(shè)計(jì)靈活，集成度高，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試驗(yàn)證。在20世紀(jì)90年代初，Lattice公司又推出了在系統(tǒng)可編程大規(guī)模集成電路(ispLSI)。所謂“在系統(tǒng)可編程特性”(InSystemProgrammability，縮寫為ISP)，首先由美國的Lattice公司提出，是指在用戶自己設(shè)計(jì)的目標(biāo)系統(tǒng)中或線路板上，為重新構(gòu)造設(shè)計(jì)邏輯而對器件進(jìn)行編程或反復(fù)編程的能力。自進(jìn)入21世紀(jì)以來，可編程邏輯集成電路技術(shù)進(jìn)入飛速發(fā)展時(shí)期，器件的可用邏輯門數(shù)超過了百萬門甚至達(dá)到上千萬門，器件的最高頻率超過百兆赫茲甚至達(dá)到四五百兆赫茲，內(nèi)嵌的功能模塊越來越專用和復(fù)雜，比如出現(xiàn)了乘法器、RAM、CPU核、DSP核和PLL等，同時(shí)出現(xiàn)了基于FPGA的可編程片上系統(tǒng)SOPC（SystemOnaProgrammableChip），有時(shí)又稱為基于FPGA的嵌入式系統(tǒng)。1．從結(jié)構(gòu)的復(fù)雜度分類從結(jié)構(gòu)的復(fù)雜度上一般可將PLD分為簡單PLD和復(fù)雜PLD(CPLD)，或分為低密度PLD和高密度PLD(HDPLD)。通常，當(dāng)PLD中的等效門數(shù)超過500門時(shí)，則認(rèn)為它是高密度PLD。傳統(tǒng)的PAL和GAL是典型的低密度PLD，其余如EPLD、FPGA和pLSI/ispLSI等則稱為HDPLD或CPLD。2．從互連結(jié)構(gòu)上分類從互連結(jié)構(gòu)上可將PLD分為確定型和統(tǒng)計(jì)型兩類。確定型PLD提供的互連結(jié)構(gòu)每次用相同的互連線實(shí)現(xiàn)布線，該類PLD的定時(shí)特性常?？梢詮臄?shù)據(jù)手冊上查閱而事先確定。統(tǒng)計(jì)型結(jié)構(gòu)是指設(shè)計(jì)系統(tǒng)每次執(zhí)行相同的功能，卻能給出不同的布線模式，一般無法確切地預(yù)知線路的延時(shí)。2.1.2PLD的分類方法3．從可編程特性上分類從可編程特性上可將PLD分為一次可編程和重復(fù)可編程兩類。一次可編程的典型產(chǎn)品是PROM、PAL和熔絲型FPGA，其他大多是重復(fù)可編程的。其中，用紫外線擦除的產(chǎn)品的編程次數(shù)一般在幾十次的量級，采用電擦除方式的產(chǎn)品的編程的次數(shù)稍多些，采用E2CMOS工藝的產(chǎn)品，擦寫次數(shù)可達(dá)上千次，而采用SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)結(jié)構(gòu)，則被認(rèn)為可實(shí)現(xiàn)無限次的編程。

4．從可編程元件上分類目前，一般有下列5種編程元件：①熔絲型開關(guān)(一次可編程，要求大電流)；②可編程低阻電路元件(多次可編程，要求中電壓)；③EPROM的編程元件(需要有石英窗口，紫外線擦除)；④EEPROM的編程元件；⑤基于SRAM的編程元件。2.1.3常用CPLD和FPGA標(biāo)識(shí)的含義1．CPLD和FPGA標(biāo)識(shí)概說

（1）用于說明生產(chǎn)廠家的，如：Lattice，Altera，Xilinx是其公司名稱。（2）注冊商標(biāo)，如：MAX是為Altera公司其CPLD產(chǎn)品MAX系列注冊的商標(biāo)。（3）產(chǎn)品型號(hào)，如EPM7128SLC84-15，是Altera公司的一種CPLD（EPLD）的型號(hào)，是需要重點(diǎn)掌握的。（4）產(chǎn)品序列號(hào)，是說明產(chǎn)品生產(chǎn)過程中的編號(hào)，是產(chǎn)品身份的標(biāo)志，相當(dāng)于人的身份證。（5）產(chǎn)地與其它說明，由于跨國公司跨國經(jīng)營，世界日益全球化，有些產(chǎn)品還有產(chǎn)地說明，如：MadeinChina（中國制造）。2．CPLD/FPGA產(chǎn)品型號(hào)標(biāo)識(shí)組成（1）產(chǎn)品系列代碼：如Altera公司的FLEX器件系列代碼為EPF。（2）品種代碼：如Altera公司的FLEX10K，10K即是其品種代碼。（3）特征代碼：也即集成度，CPLD產(chǎn)品一般以邏輯宏單元數(shù)描述，而FPGA一般以有效邏輯門來描述。如Altera公司的EPF10K10中后一個(gè)10，代表典型產(chǎn)品集成度是10k。（4）封裝代碼：如Altera公司的EPM7128SLC84中的LC，表示采用PLCC封裝（PlasticLeadedChipCarrier，塑料方形扁平封裝）。PLD封裝除PLCC外，還有BGA（BallGridArray，球形網(wǎng)狀陣列）、C/JLCC(Ceramic/J-leadedChipCarrier,)、C/M/P/TQFP（Ceramic/Metal/Plastic/ThinQuardFlatPackage）、PDIP/DIP（PlasticDoubleInlinePackage）、PGA(CeramicPinGridArray)等多以其縮寫來描述。（5）參數(shù)說明：如Altera公司的EPM7128SLC84中的LC84-15，84代表有84個(gè)引腳，15代表速度等級為15ns，注意該等級的含義各公司有所不同。也有的產(chǎn)品直接用系統(tǒng)頻率來表示速度，如ispLSI1016-60，60代表最大頻率60MHz。（6）改進(jìn)型描述：一般產(chǎn)品設(shè)計(jì)都在后續(xù)進(jìn)行改進(jìn)設(shè)計(jì)，改進(jìn)設(shè)計(jì)型號(hào)一般在原型號(hào)后用字母表示，如A、B、C等按先后順序編號(hào)，有些不從A、B、C按先后順序編號(hào)，則有特定的含義，如D表示低成本型（Down）、E表示增強(qiáng)型（Ehanced)、L表示低功耗型（Low）、H表示高引腳型（High）、X表示擴(kuò)展型（eXtended）等。（7）適用的環(huán)境等級描述：一般在型號(hào)最后以字母描述，C（Commercial）表示商用級（0℃～85℃），I（Industrial）表示工業(yè)級（-40℃～100℃），M（Martial）表示軍工級（-55℃～125℃）。（8）附加后綴：如ES：Engineeringsample，N:Lead-freedevices。

3．幾種典型產(chǎn)品型號(hào)1）Lattice公司CPLD和FPGA系列器件Lattice公司的CPLD產(chǎn)品以其發(fā)明的isp開頭，系列有ispLSI、ispMACH、ispPAC及新開發(fā)的ispXPGA、ispXPLD等。其中，ispPAC為模擬可編程器件，除ispLSI、ispMACH4A系列外，型號(hào)編排時(shí)CPLD產(chǎn)品以LC開頭；FPGA產(chǎn)品以LF開頭(MachXO系列除外)；SC系列以LFSC開頭；EC系列以EC開頭。具體舉例如下：

ispLSI1032E-125LJ：ispLSI1000E系列CPLD，通用邏輯塊GLB數(shù)為32個(gè)(相當(dāng)邏輯宏單元數(shù)128)，工作頻率最大為125?MHz，PLCC84封裝，低電壓型商用產(chǎn)品。LF/products/fpga/ecp3/default.htmEC系列FPGA，20?k個(gè)查找表，1.2?V供電電壓，速度等級為4級，fpBGA484封裝，適用溫度范圍為商用級(0℃～85℃)。LFE2-50E-7F672C:ECP2系列FPGA，50?k個(gè)查找表，1.2?V供電電壓，速度等級為7級，fpBGA672封裝，適用溫度范圍為商用級(0℃～85℃)。

2）Altera公司的FPGA和CPLD系列器件

Altera公司的產(chǎn)品一般以EP開頭，代表可重復(fù)編程。(1)?Altera公司的MAX系列CPLD產(chǎn)品和MAX?Ⅱ系列FPGA產(chǎn)品的系列代碼為EPM。具體舉例如下：EPM7128SLC84-15：MAX7000S系列CPLD，邏輯宏單元數(shù)為128個(gè)，采用PLCC封裝，84個(gè)引腳，引腳間延時(shí)為15?ns。EPM240GT100C3ES：MAX?Ⅱ系列FPGA產(chǎn)品，邏輯單元數(shù)為240個(gè)，TQFP封裝，100個(gè)引腳，速度等級為3級，適用溫度范圍為商用級(0℃～85℃)，ES表示是工程樣品(Engineeringsample)。(2)?Altera公司的FPGA產(chǎn)品系列代碼為EP或EPF。具體舉例如下：EP3C25F324C7N：CYCLONEⅢ系列FPGA，邏輯單元數(shù)為25?k個(gè)，F(xiàn)BGA封裝，324個(gè)引腳，速度等級為7級，適用溫度范圍為商用級(0℃～85℃)，無鉛(Lead-freedevices)。EP4SGX230KF40C2ES：StratixⅣGX系列FPGA，邏輯單元數(shù)為230?k個(gè)，帶36個(gè)收發(fā)器，F(xiàn)BGA封裝，1517個(gè)引腳，速度等級為2級，適用溫度范圍為商用級(0℃～85℃)，工程樣品。EP1AGX20CF484C6N：ArriaGX系列FPGA，邏輯單元數(shù)為20?k個(gè)，帶4個(gè)收發(fā)器，F(xiàn)BGA封裝，484個(gè)引腳，速度等級為6級，適用溫度范圍為商用級(0℃～85℃)，無鉛。(3)?Altera公司的FPGA配置器件系列代碼為EPC。具體舉例如下：：EPC1：1型FPGA配置器件。3）Xilinx公司的CPLD和FPGA系列器件Xilinx公司的產(chǎn)品一般以XC開頭，代表Xilinx公司的產(chǎn)品。具體舉例如下：XC95108-7PQ160C：XC9500系列CPLD，邏輯宏單元數(shù)為108個(gè)，引腳間延時(shí)為7?ns，采用PQFP封裝，160個(gè)引腳，商用。XCS10：Spartan系列FPGA，典型邏輯規(guī)模是10?k個(gè)。XCS30：Spartan系列FPGA，典型邏輯規(guī)模是XCS10的3倍。XC3S50A-4FT256C：Spartan3A系列FPGA，典型邏輯規(guī)模是XCS10的5倍，速度等級為4級，采用FTBGA256腳封裝，適用溫度范圍為商用級(0℃～85℃)。XC6VLX240T-1FFG1156C：Virtex-6LX系列FPGA，典型邏輯規(guī)模是240?k個(gè)，速度等級為1級，采用1156腳封裝，適用溫度范圍為商用級(0℃～85℃)。2.2FPGA主流設(shè)計(jì)技術(shù)及發(fā)展趨勢2.2.1FPGA主流設(shè)計(jì)技術(shù)1．可編程技術(shù)可編程技術(shù)是FPGA的核心，采用不同類型的存儲(chǔ)器實(shí)現(xiàn)可編程功能對FPGA器件的結(jié)構(gòu)和性能有著巨大的影響。SRAM使用標(biāo)準(zhǔn)CMOS工藝設(shè)計(jì)加工，在FPGA中應(yīng)用最為廣泛；Flash/E2PROM可編程技術(shù)和反熔絲結(jié)構(gòu)具有其獨(dú)特的優(yōu)點(diǎn)。下面將分別介紹這3種可編程技術(shù)，分析其優(yōu)劣勢。

（1）SRAM編程技術(shù)。最基本的5管SRAM單元結(jié)構(gòu)如圖2.1所示，通過傳輸管控制存儲(chǔ)信息的讀寫。當(dāng)傳輸管導(dǎo)通時(shí)，SRAM單元內(nèi)存儲(chǔ)的信息可由數(shù)據(jù)端讀取或改寫；當(dāng)傳輸管截止時(shí)，存儲(chǔ)的信息被首尾相連的兩個(gè)反相器鎖定，由Q和Q'端輸出。理論上，SARM單元可被配置無數(shù)次。圖2.15管SRAM單元結(jié)構(gòu)圖FPGA中的SRAM單元主要實(shí)現(xiàn)以下功能：作為多路開關(guān)、交叉開關(guān)、互連通道等可編程結(jié)構(gòu)的控制端，對信號(hào)的傳輸路徑進(jìn)行編程；對片內(nèi)相對獨(dú)立的邏輯功能模塊(如可編程觸發(fā)器、用戶可編程I/O)進(jìn)行配置；作為查找表(LookUp-Table，LUT)的存儲(chǔ)單元，用來實(shí)現(xiàn)FPGA的邏輯功能；使用SRAM存儲(chǔ)陣列作為嵌入式存儲(chǔ)器，實(shí)現(xiàn)復(fù)雜的數(shù)字信號(hào)處理和存儲(chǔ)功能。

基于SRAM單元的可編程技術(shù)存在的問題：①

斷電后，SRAM存儲(chǔ)的信息將全部丟失；②

上電復(fù)位后，配置信息需從外部存儲(chǔ)器寫入器件，配置信息有可能被截??；③SRAM單元用來控制傳輸管的導(dǎo)通或截止，對FPGA內(nèi)的信號(hào)傳輸路徑進(jìn)行編程，傳輸管并不是一種理想開關(guān)元件，對信號(hào)傳輸會(huì)帶來相當(dāng)大的阻性和容性負(fù)載，降低信號(hào)完整性。

（2）Flash/E2PROM編程技術(shù)。Flash和E2PROM存儲(chǔ)結(jié)構(gòu)都具有非易失性的特點(diǎn)，即使關(guān)閉電源，內(nèi)部的存儲(chǔ)信息也不會(huì)丟失。Flash存儲(chǔ)單元取消了E2PROM隧道型存儲(chǔ)單元的選擇管，結(jié)構(gòu)更簡單有效，可通過一個(gè)信號(hào)一次性擦除一個(gè)區(qū)域的存儲(chǔ)信息，集成密度更高。

Flash和E2PROM存儲(chǔ)結(jié)構(gòu)圖如圖2.2所示。圖2.2Flash和E2PROM存儲(chǔ)結(jié)構(gòu)圖與SRAM相比，F(xiàn)lash結(jié)合了非易失性和可重復(fù)編程的特點(diǎn)，上電后無需配置時(shí)間。用Flash結(jié)構(gòu)替代FPGA中的5管或6管SRAM存儲(chǔ)單元，可大大減少晶體管數(shù)量，降低靜態(tài)功耗，整個(gè)器件的靜態(tài)電流可低至微安量級。基于Flash結(jié)構(gòu)的FPGA具有其自身局限性：①Flash存儲(chǔ)單元擦寫壽命是有限的，這對于大多數(shù)FPGA開發(fā)應(yīng)用來說是遠(yuǎn)遠(yuǎn)不夠的；②Flash結(jié)構(gòu)需要特殊的半導(dǎo)體工藝，無法在第一時(shí)間應(yīng)用最新工藝技術(shù)，器件規(guī)模和密度也遠(yuǎn)低于基于SARM可編程技術(shù)的FPGA；③

同樣具有傳輸管帶來的信號(hào)完整性問題。

（3）反熔絲編程技術(shù)。反熔絲結(jié)構(gòu)在編程之前通常是開路的，通過編程，使反熔絲結(jié)構(gòu)局部的小區(qū)域內(nèi)具有相當(dāng)高的電流密度，瞬間產(chǎn)生巨大的熱功耗，將薄絕緣層介質(zhì)融化形成永久性通路。反熔絲結(jié)構(gòu)有兩種，如圖2.3所示。兩種結(jié)構(gòu)相比，M2M技術(shù)采用無源結(jié)構(gòu)，具有更低編程電壓和更小的電阻(20-100Ω)，是目前主流反熔絲工藝。圖2.3反熔絲結(jié)構(gòu)圖采用反熔絲結(jié)構(gòu)的FPGA具有非易失性，版圖面積小，信號(hào)傳輸路徑具有較小寄生電阻和電容，可上電后直接使用，信息安全性高等優(yōu)點(diǎn)。由于不能重復(fù)編程，就沒有系統(tǒng)級相關(guān)配置電路，相對其他兩種編程方式，開發(fā)成本更低。反熔絲技術(shù)的局限性非常明顯：①

無法重復(fù)編程，不適用于新產(chǎn)品開發(fā)；②

一次性編程不利于器件可靠性檢測，編程后器件良率低于另外兩種技術(shù)；③

在不同工藝下，反熔絲材料的電性能具有相當(dāng)大差異，在最新工藝節(jié)點(diǎn)下實(shí)現(xiàn)反熔絲結(jié)構(gòu)非常困難。FPGA中邏輯模塊的主要功能是為數(shù)字系統(tǒng)提供最基本的邏輯運(yùn)算操作和數(shù)據(jù)存儲(chǔ)功能，研究者們曾經(jīng)提出過多種結(jié)構(gòu)：基于傳輸管、與非門、多路開關(guān)(MUX)、查找表和多輸入門陣列等。綜合考慮功能、版圖面積、速度和功耗等因素，目前FPGA中普遍采用的是基于LUT結(jié)構(gòu)和基于MUX結(jié)構(gòu)的邏輯模塊?；贚UT結(jié)構(gòu)的邏輯模塊主要應(yīng)用于SRAM存儲(chǔ)結(jié)構(gòu)的FPGA，基于MUX結(jié)構(gòu)的邏輯模塊主要應(yīng)用于反熔絲和Flash存儲(chǔ)結(jié)構(gòu)的FPGA。2．邏輯模塊結(jié)構(gòu)

LUT可被認(rèn)為是一個(gè)具有1位輸出端的存儲(chǔ)器陣列，存儲(chǔ)器的地址線就是LUT的輸入信號(hào)線。在FPGA中，LUT通常由SRAM實(shí)現(xiàn)，用戶將邏輯功能的真值表通過編程的方式寫入LUT中，可實(shí)現(xiàn)任意K輸入的組合邏輯。FPGA中的基本邏輯單元(BLE)由多輸入的LUT組成，用以實(shí)現(xiàn)用戶的邏輯功能。一個(gè)可行的提高FPGA邏輯密度的方法是將多個(gè)BLE組成一列，構(gòu)成邏輯模塊(Cluster)，如圖2.4所示，在一個(gè)邏輯模塊中共具有N個(gè)BLE，所有的LUT的輸入端連接到的局部互連總線，整個(gè)邏輯模塊通過局部互連總線與其他邏輯模塊傳輸信號(hào)。基于MUX結(jié)構(gòu)的邏輯模塊通過對一個(gè)2輸入MUX的輸入端和信號(hào)選擇端進(jìn)行控制，可實(shí)現(xiàn)多種邏輯功能。一般來說，基于MUX結(jié)構(gòu)邏輯模塊的FPGA產(chǎn)品具有細(xì)顆粒度的特點(diǎn)，由于其布線的靈活性，其資源利用率相當(dāng)高，但器件的規(guī)模和密度要遠(yuǎn)遠(yuǎn)小于基于LUT結(jié)構(gòu)的FPGA。圖2.4邏輯模塊構(gòu)成示意圖

互連結(jié)構(gòu)為FPGA中邏輯模塊之間、邏輯模塊與I/O模塊之間提供可編程的信號(hào)通路。在FPGA的發(fā)展歷史上，出現(xiàn)過多種互連結(jié)構(gòu)：通道型互連結(jié)構(gòu)(Channel-StyleRoutingArchitecture)、層次化互連結(jié)構(gòu)(HierarchicalRoutingArchitecture)和孤島型互連結(jié)構(gòu)(Island-StyleRoutingArchitecture)。

通道型互連結(jié)構(gòu)如圖2.5所示：水平通道在橫軸方向上穿越整個(gè)芯片，提供水平信號(hào)通路；垂直通道在縱軸方向上為邏輯模塊的輸入和輸出信號(hào)提供通路，或?yàn)樘幱诓煌瑢拥乃酵ǖ乐g提供信號(hào)通路；水平和垂直通道間通過交叉開關(guān)進(jìn)行信號(hào)傳遞。這種互連結(jié)構(gòu)在通道交叉點(diǎn)處需要大量交叉開關(guān)進(jìn)行信號(hào)路由。3．互連結(jié)構(gòu)

層次化的互連結(jié)構(gòu)，就是將整個(gè)FPGA的全局互連結(jié)構(gòu)按層次來進(jìn)行劃分。如圖2.6所示，只有最底層的互連線段與邏輯模塊直接相連，版圖上位置靠近的底層互連線段組成局部數(shù)據(jù)通道，并通過更高層的互連線段進(jìn)行連接，而頂層的數(shù)據(jù)通道具有最大寬度和數(shù)據(jù)吞吐能力，作為最主要的數(shù)據(jù)傳輸路徑。這樣，各層次的互連結(jié)構(gòu)具有可預(yù)測的延時(shí)特性，理想狀態(tài)下同一個(gè)層次中的每根互連線段延時(shí)都是一樣的。

這種層次化互連結(jié)構(gòu)具有很大的局限性：每根互連線段的延時(shí)在理論上都是相等的，用戶無法通過改變信號(hào)路由調(diào)整時(shí)序電路中關(guān)鍵路徑的延時(shí)。由于存在工藝偏差，實(shí)際每根線段的阻容參數(shù)總會(huì)存在差異，也就引起數(shù)據(jù)通道間延時(shí)的相對差別，使大規(guī)模時(shí)序邏輯電路的設(shè)計(jì)變得非常困難和復(fù)雜。商業(yè)FPGA逐漸放棄了層次化互連結(jié)構(gòu)，而大多采用孤島型互連結(jié)構(gòu)。圖2.5FPGA通道型互連結(jié)構(gòu)示意圖

圖2.6層次化互連結(jié)構(gòu)示意圖

孤島型互連結(jié)構(gòu)是目前FPGA中使用最為廣泛的，其結(jié)構(gòu)示意圖如圖2.7所示。這種結(jié)構(gòu)大多具有以下特點(diǎn)：多個(gè)完全相同的邏輯模塊組成一個(gè)陣列，用以實(shí)現(xiàn)邏輯功能；每個(gè)邏輯模塊在上下左右4邊都具有輸入/輸出端口，通過連接模塊(connectionblock)與數(shù)據(jù)通道進(jìn)行信號(hào)傳遞；數(shù)據(jù)通道具有不同長度的互連線段，并且交錯(cuò)排布，經(jīng)過多個(gè)邏輯模塊，每個(gè)邏輯模塊都可連接到不同互連線段的起點(diǎn)和終點(diǎn)；數(shù)據(jù)通道之間通過交叉開關(guān)(switchblock)進(jìn)行信號(hào)傳遞。

由于孤島型互連結(jié)構(gòu)中的數(shù)據(jù)通道采用了具有不同長度的互連線段，使FPGA在信號(hào)延時(shí)、布通率、布線靈活程度和布線資源的利用率上較采用固定長度的互連結(jié)構(gòu)都有很大提高。短線段用來滿足相鄰邏輯模塊之間較小延時(shí)的傳輸要求，長線段則用來在距離較遠(yuǎn)的邏輯模塊之間傳遞信號(hào)。數(shù)據(jù)通道的互連線段采用何種長度的組合才是最優(yōu)設(shè)計(jì)，一些研究證明，采用大量中等長度的互連線段，通常為4-6個(gè)邏輯模塊長度，可有效提高電路的速度和布通率，如圖2.8所示。圖2.7孤島型互連結(jié)構(gòu)示意圖圖2.8互連線長與面積和延時(shí)特性的關(guān)系

在過去若干年中出現(xiàn)了多種不同的交叉開關(guān)設(shè)計(jì)，其中最典型的如圖2.9所示。不相交（disjoint）型早期被廣泛采用，信號(hào)經(jīng)過不相交型交叉開關(guān)后，輸入和輸出的互連線段編號(hào)沒有改變，即不相交型交叉開關(guān)無法在不同編號(hào)的互連線段之間進(jìn)行信號(hào)傳遞，降低了布線的靈活性。

通用（universal）型和威爾頓（Wilton）型對此進(jìn)行了改進(jìn)，對固定長度的數(shù)據(jù)通道來說，這兩種結(jié)構(gòu)與不相交相比，使用了相同晶體管數(shù)，卻提供了不同編號(hào)的互連線段之間的信號(hào)傳遞，大大提高了布線的靈活程度。圖2.9不同的交叉開關(guān)結(jié)構(gòu)

在深亞微米制造工藝下，F(xiàn)PGA器件的密度和速度不斷攀升，片上集成功能更加復(fù)雜，靜態(tài)功耗也在不斷增加，傳輸線延時(shí)已大大超過單元電路的門延時(shí)，這些因素對傳統(tǒng)半導(dǎo)體設(shè)計(jì)技術(shù)帶來了巨大的挑戰(zhàn)。

（1）器件的良率。FPGA密度和速度的不斷提高，納米級的加工而帶來的生產(chǎn)良率的問題變得不容忽視。半導(dǎo)體制造工藝造成的影響來自多種原因。為了解決工藝所導(dǎo)致的性能偏離問題，必須在設(shè)計(jì)中引入新的方法和流程，以減小這種不穩(wěn)定性對器件生產(chǎn)良率的影響。1．深亞微米工藝下半導(dǎo)體設(shè)計(jì)所面臨的挑戰(zhàn)2.2.2FPGA前沿設(shè)計(jì)技術(shù)與未來發(fā)展趨勢

（2）功耗。半導(dǎo)體器件中的功耗包含兩種：靜態(tài)功耗和動(dòng)態(tài)功耗。靜態(tài)功耗是指由器件中所有晶體管的漏電流引起的功耗，靜態(tài)功耗問題隨著工藝節(jié)點(diǎn)的進(jìn)步變得越來越嚴(yán)峻。

動(dòng)態(tài)功耗是由器件內(nèi)部容性負(fù)載充放電所產(chǎn)生的。隨著工藝節(jié)點(diǎn)的進(jìn)步，由于FPGA的密度和容量在不斷擴(kuò)大，時(shí)鐘頻率不斷提高，整個(gè)器件的動(dòng)態(tài)功耗仍是需要考慮的重要問題。

（3）互連線延時(shí)。由于在納米級工藝下，邏輯設(shè)計(jì)則必須結(jié)合物理特性才能精確給出時(shí)延、功耗、可布性、面積等，使得設(shè)計(jì)中前后端延時(shí)的偏差越來越大，互連線變成時(shí)延主要因素。同時(shí)，互連線的最小寬度和間距不斷減小，使生產(chǎn)后的器件性能波動(dòng)范圍也越來越大，成為限制芯片性能的瓶頸。在這種超大規(guī)模的系統(tǒng)級芯片中實(shí)現(xiàn)高速信號(hào)的傳輸以滿足時(shí)序要求、實(shí)現(xiàn)一個(gè)低抖動(dòng)和偏差的時(shí)鐘樹結(jié)構(gòu)，成為目前FPGA設(shè)計(jì)所需考慮的首要問題。

（4）信號(hào)完整性

高速信號(hào)帶來的電磁兼容(EMI)問題也越來越突出：隨著金屬線寬和間距的不斷減小，互連線之間的串?dāng)_現(xiàn)象更加嚴(yán)重，交叉耦合電容、耦合電感、IR壓降、信號(hào)反射等現(xiàn)象帶來的影響都可能是致命的。信號(hào)完整性問題對EDA工具提出了更多的挑戰(zhàn)，對于芯片設(shè)計(jì)者，IP廠商，半導(dǎo)體加工廠等也提出了更為嚴(yán)格的要求。

（5）可測性設(shè)計(jì)。測試在集成電路設(shè)計(jì)中所占的比重越來越大，F(xiàn)PGA本身復(fù)雜的通道結(jié)構(gòu)特點(diǎn)決定了其測試的復(fù)雜度。此外，主流商用FPGA器件中大量復(fù)用IP模塊，而這些預(yù)先設(shè)計(jì)好的IP模塊會(huì)影響片上系統(tǒng)的測試，所以要求設(shè)計(jì)者在設(shè)計(jì)前期從整體上考慮驗(yàn)證和測試技術(shù)的實(shí)施，并尋找能使用較少測試矢量覆蓋更多芯片故障的方法。

1）FPGA器件向高密度、高性能方向發(fā)展FPGA由最初的64個(gè)邏輯單元和58個(gè)可編程I/O的規(guī)模，發(fā)展到現(xiàn)有758784個(gè)邏輯單元，1200個(gè)可編程I/O