常用的時序邏輯電路

1、5.3.1寄存器、移位寄存器、寄存器、單向移位寄存器、雙向移位寄存器、寄存器的分類：一、寄存器、由四個同步RS觸發(fā)器組成、2。功能：74LS75振值表輸入輸出CP d q 保持1 1 0 1，1。邏輯圖，1，中間大小寄存器74LS75，2，中間大小寄存器74LS175，由4個保持阻塞d觸發(fā)器組成，2。功能33363601ls 175振值表輸入輸出r CP d q 0 0 1 1 0 1 0 0 1 0 1 0 Q0，1。邏輯圖，3，中等大小寄存器CC4076，異步設(shè)置0，輸出3狀態(tài)控制，保留，2。CC4076功能3360 LDA=1數(shù)據(jù)加載LDA=0 ENA=ENB=0允許輸出ENA ENB=

2、1高電阻RD=0清晰0，1。邏輯圖、74LS75、74LS175、CC4076均假定并行輸入-并行輸出、2、移位寄存器、4是低寄存器，1是由d觸發(fā)器的特性方程知道的高寄存器、左移寄存器、數(shù)字1011，解決方法：根據(jù)CP脈沖的作用依次為數(shù)字，向左寄存器：高傳輸，低傳輸，右移動寄存器：低傳輸，高傳輸，由于此電路是向左移動寄存器，數(shù)字輸入順序為：1，0，1，10: R=0，輸出為“0000”2交貨：R=1，SH/LD=0時運行CP的并行傳輸3向右移動：R=1，SH/LD=1時運行CP的向右移動：Q0表示.3-最小值，1。R=0時異步0 2。ma=MB=1時并行傳輸3。ma=MB=0時為4。MA=1，

3、MB=0時向右移動，在DSR端串行輸入中5 .MA=0，MB=1時向左移動，從DSL端串行輸入獲取數(shù)據(jù)。3，4位雙向移位寄存器CT74194，(2)功能，(1)邏輯符號，5.4.2計數(shù)器，分類，同步，異步，隨機，移位寄存器類型，用于計算輸入脈沖數(shù)，按觸發(fā)器翻轉(zhuǎn)方法：同步和異步計數(shù)器， 返回，1，同步二進制計數(shù)器，1，同步二進制計數(shù)器，原理：根據(jù)二進制加法運算規(guī)則，如果1在多個位二進制數(shù)的末尾添加了1，則當(dāng)1的下限等于1時，I的上、下都將更改狀態(tài)。 示例：0 0 0 1 1 3333334333333343333333354 1 0 0 0至少4位的狀態(tài)發(fā)生了變化，但前4位保持不變。1，同步二進

4、制加法計數(shù)器，原理，使用t觸發(fā)器配置同步計數(shù)器時，每次CP信號到達時反轉(zhuǎn)觸發(fā)器的輸入控制端ti=1，不應(yīng)反轉(zhuǎn)的ti=0；使用T/觸發(fā)器配置同步計數(shù)器時，只能將它添加到每次CP信號到達時不應(yīng)反轉(zhuǎn)的觸發(fā)器的CP輸入部分。結(jié)論，如果計數(shù)器由t觸發(fā)器組成，則第I觸發(fā)器輸入部的邏輯是：Q0每次輸入計數(shù)脈沖時必須翻轉(zhuǎn)。根據(jù)該原理，可以設(shè)計一至四個二進制同步加法計數(shù)器。有關(guān)每個觸發(fā)器的驅(qū)動表達式、回路的輸出表達式、回路的狀態(tài)表達式、t觸發(fā)器的父替代特性表達式、回路的狀態(tài)狀態(tài)轉(zhuǎn)換表和狀態(tài)轉(zhuǎn)換圖，請參見教材P243。顯示時間圖，也稱為分頻器。Q3在每次輸入16個計數(shù)脈沖時產(chǎn)生進位信號，因此該電路稱為十六進制計數(shù)

5、器。，計數(shù)器容量：計數(shù)器可以計算的最大數(shù)量。實際生產(chǎn)的芯片還附加了一些控制電路，以提高電路的功能和使用靈活性。4位二進制同步計數(shù)器CT74161(如74161)，4個主從J-K觸發(fā)器在D3 km d 03360數(shù)據(jù)輸入部(高)c:舍入的CP:時鐘輸入，上升的RD:異步批處理零LD:同步預(yù)設(shè)編號控制端Q3 q 000R=0時，輸出qqqqqqcqbqa僅在CP上升的情況下，才全部等于0，1，外部前導(dǎo)排序和CT74161；2，集，計數(shù)，保留功能與CT74161相同；3，0功能與CT 74161相同；返回，1，保留功能在n位二進制數(shù)的末尾減去1時，如果僅在第一位或以下為0時減去1，則可以反轉(zhuǎn)觸發(fā)器I

6、。范例：1 0 1 0 0-1 335433343333433333433333433 1 1至少4位的狀態(tài)變更，前4位保持不變。2，同步二進制減法計數(shù)器，如果計數(shù)器由t觸發(fā)器組成，則第I觸發(fā)器輸入部的邏輯是：結(jié)論，Q0必須在每次輸入計數(shù)脈沖時翻轉(zhuǎn)。根據(jù)自下而上同步二進制減計數(shù)器電路，如圖所示。同樣，實際生產(chǎn)的芯片還附加了一些控制電路，以提高電路的功能和使用靈活性。同步二進制可逆計數(shù)器(例如74LS191、3)包括遞增計數(shù)和遞減計數(shù)、1、同步二進制計數(shù)器、返回、C/B:二進制輸出、CPO:串行時鐘輸出端、時序圖、特征：單時鐘結(jié)構(gòu)、雙時鐘結(jié)構(gòu)：雙時鐘結(jié)構(gòu)CPU CPD r LD a b c d

7、QA qd qd1000 0 0 a b c d a b c d 1 0CD加成計算1111compution 11compution 11compution 1 0 11compution 1 CPD :雙時鐘輸入R:異步刪除，高級別有效LD:異步預(yù)設(shè)，低級別有效qd QA :高低(a)，邏輯符號，添加到最大值時生成二進制信號QCC=0，向下到最大值時生成輔助信號QDD=0，返回，返回同步十進制可逆計數(shù)器74190，與74191相同。但是，74191是十六進制數(shù)，返回，3，異步計數(shù)器，2，異步十進制計數(shù)器，1，異步二進制計數(shù)器，1，異步二進制計數(shù)器，1，異步二進制計數(shù)器，(1)沿操作向下的t

8、使用“觸發(fā)器t”觸發(fā)器將子觸發(fā)器的末端連接到父觸發(fā)器的時鐘輸入端。1，異步二進制計數(shù)器，(2)在使用沿動作向下的t 觸發(fā)器的情況下，將低觸發(fā)器的末端連接到高觸發(fā)器的時鐘輸入端的異步二進制減法計數(shù)器的配置方法。使用觸發(fā)器t 觸發(fā)器將子觸發(fā)器的q端連接到父觸發(fā)器的時鐘輸入端。異步二進制計數(shù)器的配置方法，該方法將低觸發(fā)器的輸出之一連接到高觸發(fā)器的時鐘輸入端。使用沿動作向下的t 觸發(fā)器時，加法計數(shù)器將q結(jié)尾用作輸出。減法計數(shù)器使用結(jié)尾作為輸出。觸發(fā)器t 觸發(fā)器，使用加法計數(shù)器作為輸出端；減法計數(shù)器使用q結(jié)尾作為輸出。目前常見的異步二進制加法計數(shù)器產(chǎn)品為：4位：74LS293、74LS393、74HC3

9、93 7位：cc 40212 12位：CC4040 14位：CC4060，2，異步十進制計數(shù)器，配置思路：在計算4個二進制計數(shù)器的過程中，從1010到1111，優(yōu)點：結(jié)構(gòu)簡單缺點：工作頻率低；電路狀態(tài)解碼有競爭-冒險現(xiàn)象。使用案例：74LS290，CP r0(1)r0(2)S9(1)S9(2)QA QB QC qd1 0 1 0 0 0 0 10 0 0 0 0 0 0 01 0 1 8590計算0 d:模式5異步計數(shù)器CPB到qd qdr CPA，CPB:時鐘輸入部R01，從R02:直接清除到0 S91，從S92 : 9到qd QA :的父級，邏輯符號，1。 直接0: r01=r02=1，s91，S92具有子層次時的0000狀態(tài)輸出。與CP無關(guān)2。9設(shè)定：輸出100