Cadence一級差分運放的仿真實現(xiàn).ppt

1、,課時三、一級差分運放仿真實現(xiàn),一級差分運放,放大器是模擬與數(shù)字電路中的一個基本結(jié)構(gòu)，對功耗、線性度、增益、速度、噪聲都有較高的要求。 差分放大器具有更強的抗干擾能力。 運算放大器是模擬系統(tǒng)和混合系統(tǒng)中一個完整的模塊，運放一般用來實現(xiàn)一個反饋系統(tǒng),差分輸入，單端輸出一級運放,仿真要求,DC掃描 輸入輸出共模范圍 AC分析 相位裕度 輸入輸出共模范圍 共模增益 共模抑制比（CMRR） 電源抑制比（PSRR）,實驗步驟,一、啟動Cadence，完成電路圖的繪制,實驗步驟,二、設(shè)置參數(shù),根據(jù)工藝，設(shè)定model name、Width、Length。設(shè)定電源電壓V0為1.8V，偏置電壓源V1為0.6V

2、。差分輸入電壓源分別設(shè)置為變量vin1、vin2。,實驗步驟,三、DC掃描,設(shè)定model library、設(shè)置仿真條件,實驗步驟,設(shè)定DC掃描變量vin1，掃描范圍01.8V，選擇輸出、參數(shù)分析,實驗步驟,點擊分析，可得出仿真結(jié)果,仿真可以看出最小輸入共模電壓為0.8V左右，小于 0.8V的輸入共模電平會使尾電流源M0進入線性區(qū)，M1，M2進入亞閾值導(dǎo)通狀態(tài)；最大輸入共模電壓為1.4V左右，大于該值的輸入共模電壓很容易使M1，M2進入線性區(qū)。也可以隨著Vin2的增大，輸出擺幅越來越小。,實驗步驟,四、相位裕度，設(shè)定vin1、vin2的AC magnitude為0.5V、-0.5V,實驗步驟,

3、四、將plotting mode換為append，plot圖像兩次,實驗步驟,仿真輸出為mag，將圖形換成phase、dB20表示，增益為0時，可看出相移為-106，即相位裕度為74。,實驗步驟,五、差模增益,從仿真結(jié)果可以看成，低頻時，差模增益為175,實驗步驟,六、共模增益 將vin1，vin2的AC magnitude都設(shè)為1。,實驗步驟,我們可以看到，即使電路是完全對稱的，輸出信號也會因為輸入共模變化而變差。,實驗步驟,七、共模抑制比 所需要的差動增益與不希望的共模增益的比值來衡量對共模擾動的抑制能力。定義“共模抑制比”（CMRR） 本實驗中，低頻時ACM大約為0.023，ADM大約為173，因此CMRR大約為75dB,CMRR=,實驗步驟,八、電源抑制比 將vin1、vin2的AC magnitude設(shè)為0，電源的AC magnitude設(shè)為1,實驗步驟,在低頻時從VDD到