第1章_EDA設計流程及工具.ppt

1、第1章 EDA設計流程及其工具,1.1 EDA設計流程 1.2 EDA工具 1.3 Quartus II 概述,第1章 EDA設計流程及其工具,本章首先介紹EDA設計流程，然后分別介紹與這些設計流程中各環(huán)節(jié)密切相關的EDA工具軟件，再就QuartusII的基本情況作一簡述。,原理圖/VHDL文本編輯,綜合,FPGA/CPLD 適配,FPGA/CPLD 編程下載,FPGA/CPLD 器件和電路系統(tǒng),時序與功能 門級仿真,1、功能仿真 2、時序仿真,邏輯綜合器,結(jié)構(gòu)綜合器,1、isp方式下載 2、JTAG方式下載 3、針對SRAM結(jié)構(gòu)的配置 4、OTP器件編程,功能仿真,1.1 EDA設計流程,應

2、用FPGA/CPLD的EDA開發(fā)流程:,1.1.1 設計輸入(原理圖HDL文本編輯),1. 圖形輸入,圖形輸入,原理圖輸入,狀態(tài)圖輸入,波形圖輸入,2. HDL文本輸入,1.1.1 設計輸入(原理圖HDL文本編輯),這種方式與傳統(tǒng)的計算機軟件語言編輯輸入基本一致。就是將使用了某種硬件描述語言(HDL)的電路設計文本，如VHDL或Verilog的源程序，進行編輯輸入。 可以說，應用HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA技術的應用和發(fā)展打開了一個廣闊的天地。,1.1.2 綜合,整個綜合過程就是將設計者在EDA平臺上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬

3、件結(jié)構(gòu)組件和約束控制條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。由此可見，綜合器工作前，必須給定最后實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對應起來，成為相互對應的映射關系。,1.1.3 適配,適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標器件系列。,邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割

4、、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真，同時產(chǎn)生可用于編程的文件。,1.1.4 時序仿真與功能仿真,時序仿真,功能仿真,就是接近真實器件運行特性的仿真， 仿真文件中己包含了器件硬件特性參數(shù)， 因而，仿真精度高。,是直接對VHDL、原理圖描述或其他 描述形式的邏輯功能進行測試模擬，以了解 其實現(xiàn)的功能是否滿足原設計的要求的過程， 仿真過程不涉及任何具體器件的硬件特性。,1.1.5 編程下載,通常，將對CPLD的下載稱為編程(Program)，對FPGA中的SRAM進行直接下載的方式稱為配置(Configure)，但對于OTP FPGA的下載和對FPG

5、A的專用配置ROM的下載仍稱為編程。 FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點和工作原理。通常的分類方法是： 將以乘積項結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。,1.1.6 硬件測試,最后是將含有載入了設計的FPGA或CPLD的硬件系統(tǒng)進行統(tǒng)一測試，以便最終驗證設計項目在目標系統(tǒng)上的實際工作情況，

6、以排除錯誤，改進設計。,1.2 常用EDA工具,本節(jié)主要介紹當今廣泛使用的以開發(fā)FPGA和CPLD為主的EDA工具，及部分關于ASIC設計的EDA工具。 EDA工具大致可以分為如下5個模塊：,設計輸入編輯器,仿真器,HDL綜合器,適配器(或布局布線器),下載器,1.2 常用EDA工具,1.3.1 設計輸入編輯器,1.3.2 HDL綜合器,性能良好的FPGA/CPLD設計的HDL綜合器有如下三種： Synopsys公司的FPGA Compiler、FPGA Express綜合器。 Synplicity公司的Synplify Pro綜合器。 Mentor子公司Exemplar Logic的Leon

7、ardoSpectrum綜合器。,綜合器的使用也有兩種模式： 圖形模式和命令行模式(Shell模式)。,1.2 常用EDA工具,1.3.3 仿真器,按處理的硬件描述語言類型分，HDL仿真器可分為： (1) VHDL仿真器。 (2) Verilog仿真器。 (3) Mixed HDL仿真器(混合HDL仿真器，同時處理Verilog與VHDL)。 (4) 其他HDL仿真器(針對其他HDL語言的仿真)。,按仿真的電路描述級別的不同，HDL仿真器可以單獨或綜合完成以下各仿真步驟： (1) 系統(tǒng)級仿真。 (2) 行為級仿真。 (3) RTL級仿真。 (4) 門級時序仿真。,1.2 常用EDA工具,1.3

8、.4 適配器(布局布線器),1.3.5 下載器(編程器),適配器的任務是完成目標系統(tǒng)在器件上的布局布線。適配，即結(jié)構(gòu)綜合通常都由可編程邏輯器件的廠商提供的專門針對器件開發(fā)的軟件來完成。這些軟件可以單獨或嵌入在廠商的針對自己產(chǎn)品的集成EDA開發(fā)環(huán)境中存在。,下載電纜,EDA工具軟件,1、ALTERA： MAX+PLUSII、QUARTUSII,2、LATTICE： isp EXPERT SYSTEM、 isp Synario ispDesignExpert SYSTEM ispCOMPILER、PAC-DESIGNER,3、XILINX： FOUNDATION、ISE,4、FPGA Compil

9、er、FPGA Express、Synplify、 Leonardo Spectrum .,EDA公司 ： CADENCE、EXEMPLAR、 MENTOR GRAPHICS、OrCAD、SYNOPSYS、 SYNPLICITY、VIEWLOGIC、.,1.3 Quartus II概述,Quartus II設計流程,命令行模式腳本,Step1：進入QuartusII環(huán)境,項目導航窗口,狀態(tài)窗口,信息窗口,用VHDL設計一個4位加法計數(shù)器,Step2：建立新工程管理窗。在打開的Quartus II 中 點擊File菜單，選擇New Project Wizard 項，會出現(xiàn)介紹頁，點擊Next按鈕

10、，將出現(xiàn)New Project Wizard對話框。,輸入目錄名,工程名稱,頂層實體名稱,注意：工程名稱與頂層實體名一致,Step3：將設計文件加入工程中。點擊Next按鈕，出 現(xiàn)New Project Wizard第二頁。,將與此工程相關的所有文件加進此工程,選擇文件,Step4：選擇目標芯片。再次點擊Next，選擇目標芯片。,選擇芯片系列,自動選擇具體的芯片,Step5：選擇仿真器和綜合器類型。點擊上圖的Next按 鈕，這時彈出的窗口是選擇仿真器和綜合器類 型的，如果是選擇默認，表示都選QuartusII 中自帶的仿真器和綜合器。,Step6：結(jié)束設置。最后按鍵Finish，即已設定好工程

11、。 cnt4出現(xiàn)在項目導航窗口層次欄中。,Step7：輸入源程序。打開Quartus II，選擇菜單 FileNew，打開New窗口。,選擇此語言類型,Step8：在VHDL文本編譯窗中鍵入4位二進制計數(shù)器 的VHDL程序。,項目名稱,Step9：選擇Processing菜單的Start Compilation 項，啟動全程編譯。,邏輯綜合,適配,配置文件裝配,時序分析,編譯處理信息,編譯報告,Step10：打開波形編輯器。選擇菜單FileNew，在New窗口 中選Other File中的Vector Waveform File 項，點擊OK，即出現(xiàn)空白的波形編輯器。,加入信號節(jié)點名稱,Ste

12、p11：設置仿真時間區(qū)域。為了使仿真時間軸設置在一個 合理的時間區(qū)域上，選擇菜單 EditEnd Time ， 在彈出的窗口中的Time項中鍵入50，單位選us，點 擊OK，結(jié)束設置。,Step12：輸入信號節(jié)點。選擇菜單ViewUtility Windows Node Finder。出現(xiàn)對話框，在Filter框中選 Pins:all，然后點擊List 按鈕。于是下方的 Nodes Found窗口出現(xiàn)了設計中的cnt4工程的所有 端口引腳名。用鼠標將重要的端口節(jié)點CP和輸出總線 Q逐個拖到波形編輯窗。,Step13：編輯輸入激勵信號。點擊時鐘名CP ，使之變藍色， 在點擊左側(cè)的時鐘設置鍵，在C

13、lock窗中設置CP的 周期為10us；最后對波形文件存盤。,總線,Step14：仿真器參數(shù)設置。選擇菜單Assignment中的 Settings，在Settings窗中選Simulator Settings， 觀察仿真總體設置情況；在Simulation Mode 中確 認仿真模式為時序仿真（Timing）。,Step15：啟動仿真器?，F(xiàn)在所有設置進行完畢，在菜單 Processing 項選 Start Simulation，直到出現(xiàn) Simulation was successful，仿真結(jié)束。,Step16：觀察仿真結(jié)果。仿真波形文件 Simulation Report 通常會自動彈出。,時序仿真,輸入,輸出,Step17：Timing Analyzer在全編譯期間對設計自動進行時序分析 。,Step17：使用Settings對話框（Assignment菜單）的Timing Requirements &Options頁面修改設置。,Step19：使用RTL Viewer分析綜合結(jié)果 (在Tools 菜單中選擇RTL Viewer ),4位鎖存器,組合電路加1器,鎖存信號,輸出反饋,Step20：使用Technology Map Viewer分析綜合結(jié)果。選