第1章_EDA設(shè)計(jì)流程及工具.ppt

1、第1章 EDA設(shè)計(jì)流程及其工具,1.1 EDA設(shè)計(jì)流程 1.2 EDA工具 1.3 Quartus II 概述,第1章 EDA設(shè)計(jì)流程及其工具,本章首先介紹EDA設(shè)計(jì)流程，然后分別介紹與這些設(shè)計(jì)流程中各環(huán)節(jié)密切相關(guān)的EDA工具軟件，再就QuartusII的基本情況作一簡(jiǎn)述。,原理圖/VHDL文本編輯,綜合,FPGA/CPLD 適配,FPGA/CPLD 編程下載,FPGA/CPLD 器件和電路系統(tǒng),時(shí)序與功能 門(mén)級(jí)仿真,1、功能仿真 2、時(shí)序仿真,邏輯綜合器,結(jié)構(gòu)綜合器,1、isp方式下載 2、JTAG方式下載 3、針對(duì)SRAM結(jié)構(gòu)的配置 4、OTP器件編程,功能仿真,1.1 EDA設(shè)計(jì)流程,應(yīng)

2、用FPGA/CPLD的EDA開(kāi)發(fā)流程:,1.1.1 設(shè)計(jì)輸入(原理圖HDL文本編輯),1. 圖形輸入,圖形輸入,原理圖輸入,狀態(tài)圖輸入,波形圖輸入,2. HDL文本輸入,1.1.1 設(shè)計(jì)輸入(原理圖HDL文本編輯),這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語(yǔ)言編輯輸入基本一致。就是將使用了某種硬件描述語(yǔ)言(HDL)的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。 可以說(shuō)，應(yīng)用HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA技術(shù)的應(yīng)用和發(fā)展打開(kāi)了一個(gè)廣闊的天地。,1.1.2 綜合,整個(gè)綜合過(guò)程就是將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬

3、件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門(mén)級(jí)電路甚至更底層的電路描述網(wǎng)表文件。由此可見(jiàn)，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對(duì)應(yīng)起來(lái)，成為相互對(duì)應(yīng)的映射關(guān)系。,1.1.3 適配,適配器也稱(chēng)結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標(biāo)器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標(biāo)器件系列。,邏輯綜合通過(guò)后必須利用適配器將綜合后網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割

4、、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。,1.1.4 時(shí)序仿真與功能仿真,時(shí)序仿真,功能仿真,就是接近真實(shí)器件運(yùn)行特性的仿真， 仿真文件中己包含了器件硬件特性參數(shù)， 因而，仿真精度高。,是直接對(duì)VHDL、原理圖描述或其他 描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解 其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過(guò)程， 仿真過(guò)程不涉及任何具體器件的硬件特性。,1.1.5 編程下載,通常，將對(duì)CPLD的下載稱(chēng)為編程(Program)，對(duì)FPGA中的SRAM進(jìn)行直接下載的方式稱(chēng)為配置(Configure)，但對(duì)于OTP FPGA的下載和對(duì)FPG

5、A的專(zhuān)用配置ROM的下載仍稱(chēng)為編程。 FPGA與CPLD的辨別和分類(lèi)主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類(lèi)方法是： 將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱(chēng)為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱(chēng)為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。,1.1.6 硬件測(cè)試,最后是將含有載入了設(shè)計(jì)的FPGA或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，

6、以排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。,1.2 常用EDA工具,本節(jié)主要介紹當(dāng)今廣泛使用的以開(kāi)發(fā)FPGA和CPLD為主的EDA工具，及部分關(guān)于ASIC設(shè)計(jì)的EDA工具。 EDA工具大致可以分為如下5個(gè)模塊：,設(shè)計(jì)輸入編輯器,仿真器,HDL綜合器,適配器(或布局布線器),下載器,1.2 常用EDA工具,1.3.1 設(shè)計(jì)輸入編輯器,1.3.2 HDL綜合器,性能良好的FPGA/CPLD設(shè)計(jì)的HDL綜合器有如下三種： Synopsys公司的FPGA Compiler、FPGA Express綜合器。 Synplicity公司的Synplify Pro綜合器。 Mentor子公司Exemplar Logic的Leon

7、ardoSpectrum綜合器。,綜合器的使用也有兩種模式： 圖形模式和命令行模式(Shell模式)。,1.2 常用EDA工具,1.3.3 仿真器,按處理的硬件描述語(yǔ)言類(lèi)型分，HDL仿真器可分為： (1) VHDL仿真器。 (2) Verilog仿真器。 (3) Mixed HDL仿真器(混合HDL仿真器，同時(shí)處理Verilog與VHDL)。 (4) 其他HDL仿真器(針對(duì)其他HDL語(yǔ)言的仿真)。,按仿真的電路描述級(jí)別的不同，HDL仿真器可以單獨(dú)或綜合完成以下各仿真步驟： (1) 系統(tǒng)級(jí)仿真。 (2) 行為級(jí)仿真。 (3) RTL級(jí)仿真。 (4) 門(mén)級(jí)時(shí)序仿真。,1.2 常用EDA工具,1.3

8、.4 適配器(布局布線器),1.3.5 下載器(編程器),適配器的任務(wù)是完成目標(biāo)系統(tǒng)在器件上的布局布線。適配，即結(jié)構(gòu)綜合通常都由可編程邏輯器件的廠商提供的專(zhuān)門(mén)針對(duì)器件開(kāi)發(fā)的軟件來(lái)完成。這些軟件可以單獨(dú)或嵌入在廠商的針對(duì)自己產(chǎn)品的集成EDA開(kāi)發(fā)環(huán)境中存在。,下載電纜,EDA工具軟件,1、ALTERA： MAX+PLUSII、QUARTUSII,2、LATTICE： isp EXPERT SYSTEM、 isp Synario ispDesignExpert SYSTEM ispCOMPILER、PAC-DESIGNER,3、XILINX： FOUNDATION、ISE,4、FPGA Compil

9、er、FPGA Express、Synplify、 Leonardo Spectrum .,EDA公司 ： CADENCE、EXEMPLAR、 MENTOR GRAPHICS、OrCAD、SYNOPSYS、 SYNPLICITY、VIEWLOGIC、.,1.3 Quartus II概述,Quartus II設(shè)計(jì)流程,命令行模式腳本,Step1：進(jìn)入QuartusII環(huán)境,項(xiàng)目導(dǎo)航窗口,狀態(tài)窗口,信息窗口,用VHDL設(shè)計(jì)一個(gè)4位加法計(jì)數(shù)器,Step2：建立新工程管理窗。在打開(kāi)的Quartus II 中 點(diǎn)擊File菜單，選擇New Project Wizard 項(xiàng)，會(huì)出現(xiàn)介紹頁(yè)，點(diǎn)擊Next按鈕

10、，將出現(xiàn)New Project Wizard對(duì)話框。,輸入目錄名,工程名稱(chēng),頂層實(shí)體名稱(chēng),注意：工程名稱(chēng)與頂層實(shí)體名一致,Step3：將設(shè)計(jì)文件加入工程中。點(diǎn)擊Next按鈕，出 現(xiàn)New Project Wizard第二頁(yè)。,將與此工程相關(guān)的所有文件加進(jìn)此工程,選擇文件,Step4：選擇目標(biāo)芯片。再次點(diǎn)擊Next，選擇目標(biāo)芯片。,選擇芯片系列,自動(dòng)選擇具體的芯片,Step5：選擇仿真器和綜合器類(lèi)型。點(diǎn)擊上圖的Next按 鈕，這時(shí)彈出的窗口是選擇仿真器和綜合器類(lèi) 型的，如果是選擇默認(rèn)，表示都選QuartusII 中自帶的仿真器和綜合器。,Step6：結(jié)束設(shè)置。最后按鍵Finish，即已設(shè)定好工程

11、。 cnt4出現(xiàn)在項(xiàng)目導(dǎo)航窗口層次欄中。,Step7：輸入源程序。打開(kāi)Quartus II，選擇菜單 FileNew，打開(kāi)New窗口。,選擇此語(yǔ)言類(lèi)型,Step8：在VHDL文本編譯窗中鍵入4位二進(jìn)制計(jì)數(shù)器 的VHDL程序。,項(xiàng)目名稱(chēng),Step9：選擇Processing菜單的Start Compilation 項(xiàng)，啟動(dòng)全程編譯。,邏輯綜合,適配,配置文件裝配,時(shí)序分析,編譯處理信息,編譯報(bào)告,Step10：打開(kāi)波形編輯器。選擇菜單FileNew，在New窗口 中選Other File中的Vector Waveform File 項(xiàng)，點(diǎn)擊OK，即出現(xiàn)空白的波形編輯器。,加入信號(hào)節(jié)點(diǎn)名稱(chēng),Ste

12、p11：設(shè)置仿真時(shí)間區(qū)域。為了使仿真時(shí)間軸設(shè)置在一個(gè) 合理的時(shí)間區(qū)域上，選擇菜單 EditEnd Time ， 在彈出的窗口中的Time項(xiàng)中鍵入50，單位選us，點(diǎn) 擊OK，結(jié)束設(shè)置。,Step12：輸入信號(hào)節(jié)點(diǎn)。選擇菜單ViewUtility Windows Node Finder。出現(xiàn)對(duì)話框，在Filter框中選 Pins:all，然后點(diǎn)擊List 按鈕。于是下方的 Nodes Found窗口出現(xiàn)了設(shè)計(jì)中的cnt4工程的所有 端口引腳名。用鼠標(biāo)將重要的端口節(jié)點(diǎn)CP和輸出總線 Q逐個(gè)拖到波形編輯窗。,Step13：編輯輸入激勵(lì)信號(hào)。點(diǎn)擊時(shí)鐘名CP ，使之變藍(lán)色， 在點(diǎn)擊左側(cè)的時(shí)鐘設(shè)置鍵，在C

13、lock窗中設(shè)置CP的 周期為10us；最后對(duì)波形文件存盤(pán)。,總線,Step14：仿真器參數(shù)設(shè)置。選擇菜單Assignment中的 Settings，在Settings窗中選Simulator Settings， 觀察仿真總體設(shè)置情況；在Simulation Mode 中確 認(rèn)仿真模式為時(shí)序仿真（Timing）。,Step15：?jiǎn)?dòng)仿真器?，F(xiàn)在所有設(shè)置進(jìn)行完畢，在菜單 Processing 項(xiàng)選 Start Simulation，直到出現(xiàn) Simulation was successful，仿真結(jié)束。,Step16：觀察仿真結(jié)果。仿真波形文件 Simulation Report 通常會(huì)自動(dòng)彈出。,時(shí)序仿真,輸入,輸出,Step17：Timing Analyzer在全編譯期間對(duì)設(shè)計(jì)自動(dòng)進(jìn)行時(shí)序分析 。,Step17：使用Settings對(duì)話框（Assignment菜單）的Timing Requirements &Options頁(yè)面修改設(shè)置。,Step19：使用RTL Viewer分析綜合結(jié)果 (在Tools 菜單中選擇RTL Viewer ),4位鎖存器,組合電路加1器,鎖存信號(hào),輸出反饋,Step20：使用Technology Map Viewer分析綜合結(jié)果。選