第四章組合邏輯電路.ppt

1、第四章 組合邏輯電路,4.1 概述,4.2 組合邏輯電路的分析和設(shè)計(jì),4.3 若干常用的組合邏輯電路,4.4 組合電路中的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象,難點(diǎn)：組合邏輯電路的設(shè)計(jì)方法,重點(diǎn)、難點(diǎn),重點(diǎn)：組合邏輯電路的分析方法和設(shè)計(jì)方法,4.1 概述,邏輯電路,一、組合邏輯電路的特點(diǎn) 1.組合邏輯電路的一般框圖,n個(gè)輸入共有2n種可能的組合狀態(tài)。,個(gè)輸出可用個(gè)邏輯函數(shù)來(lái)描述。,輸入與輸出的關(guān)系：,其中1,2，,2.組合邏輯電路的特點(diǎn) （1）電路中不存在輸出端到輸入端的反饋通路。 （2）電路主要由各種門電路組合而成，其中不包含存儲(chǔ)信息的記憶元件。 （3）電路的輸入狀態(tài)確定后，輸出狀態(tài)便被唯一地確定。,（4）電路的輸

2、出狀態(tài)不影響輸入狀態(tài)，電路的歷史狀態(tài)也不影響輸出狀態(tài)。,4.2 組合邏輯電路的分析和設(shè)計(jì),組合邏輯電路分析是指對(duì)一個(gè)特定電路，找出輸出與輸入之間的邏輯關(guān)系，對(duì)其進(jìn)行評(píng)價(jià)、改進(jìn)和完善。,421 組合邏輯電路的分析方法,組合邏輯電路分析步驟為： 根據(jù)邏輯電路圖寫出輸出函數(shù)表達(dá)式, 化簡(jiǎn)輸出表達(dá)式, 功能評(píng)價(jià), 列出函數(shù)輸出真值表,分析舉例 例 1：右圖中，使用 6 個(gè)簡(jiǎn)單 門電路。分析電路功能： 寫出函數(shù)表達(dá)式 化簡(jiǎn)函數(shù)表達(dá)式 根據(jù)化簡(jiǎn)后函數(shù)表達(dá)式列出真值表, 功能評(píng)述 由真值表可知，僅當(dāng) A、B、C 取值相同時(shí) F 值為 0，否則為 1。該電路具有檢查輸入是否一致的功能。輸出為 1 表示輸入不一

3、致，因此稱為 “不一致電路”。,根據(jù)化簡(jiǎn)結(jié)果可畫出等效電路圖，顯然比原圖簡(jiǎn)略。,該例中，輸入有 A、B、C 三個(gè)變量，但經(jīng)簡(jiǎn)化后僅剩兩個(gè)變量，全部功能僅需要一個(gè)異或門即可實(shí)現(xiàn)，顯然結(jié)構(gòu)極不合理。,=1 F,例 2：圖中含 7 個(gè)簡(jiǎn)單門電路，分析電路功能，討論結(jié)構(gòu)是否合理。,4.2.2 組合邏輯電路的設(shè)計(jì)方法 根據(jù)問題要求完成邏輯設(shè)計(jì)，求出在特定功能下的邏輯電路。這一過程稱為邏輯電路設(shè)計(jì)，又稱邏輯綜合。 組合邏輯電路的設(shè)計(jì)步驟為： 建立給定問題的邏輯描述 求出邏輯函數(shù)的最簡(jiǎn)表達(dá)式 選擇邏輯門類型并進(jìn)行邏輯函數(shù)變換 畫出邏輯電路圖,例1：某汽車駕駛員培訓(xùn)班進(jìn)行結(jié)業(yè)考試。有三名評(píng)判員，其中A為主評(píng)判

4、員，B、C為副評(píng)判員。評(píng)判時(shí)按少數(shù)服從多數(shù)原則，但若主評(píng)判認(rèn)為合格，也可通過。試用與非門構(gòu)成邏輯電路實(shí)現(xiàn)評(píng)判的規(guī)定。 解：（1）根據(jù)邏輯設(shè)計(jì)要求，設(shè)定三個(gè)輸入變量A、B、C，并規(guī)定如下： 主評(píng)判A意見： 副評(píng)判B意見：,A1認(rèn)為合格 A0認(rèn)為不合格,B1認(rèn)為合格 B0認(rèn)為不合格,設(shè)計(jì)舉例,副評(píng)判C意見：,C1認(rèn)為合格 C0認(rèn)為不合格,Y1認(rèn)為通過 Y0認(rèn)為不通過,設(shè)輸出變量Y：,（2）列真值表,真值表,（3）根據(jù)真值表寫出邏輯表達(dá)式,（4）用卡諾圖化簡(jiǎn),（5）畫出邏輯電路圖,0,0,0,例 2：設(shè)計(jì)一個(gè)比較兩個(gè)三位二進(jìn)制數(shù)是否相等的數(shù)值比較器。,兩個(gè)二進(jìn)制數(shù)為 A = A2A1A0、B = B

5、2 B1 B0。 A = B 時(shí)，A2 =B2、A1 = B1、A0= B0。對(duì)應(yīng)的兩位同時(shí)為 0 或同時(shí)為 1 表示相等。,選擇異或門和或非門實(shí)現(xiàn)該邏輯，對(duì)表達(dá)式進(jìn)行簡(jiǎn)化得：,例3：設(shè)計(jì)一個(gè)血型配對(duì)指示器。輸血時(shí)供血者和受血者的血型配對(duì)情況 如圖所示，即： （1）同一血型之間可以相互輸血； （2）AB型受血者可以接受任何血型的輸出； （3）O型輸血者可以給任何血型的受血者輸血。 要求當(dāng)受血者血型與供血者血型符合要求時(shí)綠指示燈亮，否則紅指示燈亮。,解：（1）根據(jù)邏輯要求設(shè)定輸入、輸出變量。 用變量XY表示供血者代碼。MN表示受血者代碼。代碼設(shè)定如下 XY00A型 MN00A型 01B型 01B

6、型 10AB型 10AB型 11O型 11O型 設(shè)F1表示綠燈，F(xiàn)2表示紅燈，依題意，可列出邏輯真值表。,（2）列出真值表,（3）寫出邏輯函數(shù)表達(dá)式 F1m（0,2,5,6,10,12,13,14,15）,（4）化簡(jiǎn)邏輯函數(shù)表達(dá)式,F2m（1,3,4,7,8,9,11）,又F2m（1,3,4,7,8,9,11）,由此得到：,設(shè)輸入既有原變量又有反變量,例4：設(shè)計(jì)一個(gè)組合邏輯電路，輸入為一個(gè)4位二進(jìn)制數(shù)，當(dāng)輸入能被2或3整除時(shí)，要求輸出為高電平，不能被2或3整除時(shí)輸出為低電平。 解設(shè)輸入的4位二進(jìn)制數(shù)為B3B2B1B0，輸出為Y。（1）列出電路的真值表,（2）將真值表轉(zhuǎn)換為卡諾圖并化簡(jiǎn)得,（3）

7、畫邏輯電路圖,例5：設(shè)A、B、C、D、E、F六名學(xué)生中選送若干名出國(guó)留學(xué)，人選的配備要求如下： （1）A、B二人中至少去1人； （2）A、D不能一起去； （3）A、E、F三人中要派二人去； （4）B、C兩人中都去或都不去； （5）C、D兩人中只能去1人； （6）若D不去，則E也不去。 請(qǐng)問應(yīng)選哪幾位學(xué)生去？,解設(shè)A、B、C、D、E、F選上為1，選不上為0。則由條件（1）得,條件（1） A、B二人中至少去1人；真值表：,條件（2） A、D不能一起去；真值表,條件（3） A、E、F三人中要派二人去；真值表,條件（4） B、C兩人中都去或都不去；真值表,條件（5） C、D兩人中只能去1人；真值表,條

8、件（6）若D不去，則E也不去；真值表,要滿足上述6個(gè)條件，應(yīng)將6個(gè)式子相與，即,整理得：,可見各變量取值為： A1、B1、C1、D0、E0、F1或者是： A0、B1、C0、D1、E1、F1 時(shí)滿足上式關(guān)系。 即應(yīng)選派A、B、C、F或者是B、D、E、F四位學(xué)生出國(guó)留學(xué)。,423 設(shè)計(jì)中幾個(gè)實(shí)際問題的處理,1包含無(wú)關(guān)條件的組合邏輯設(shè)計(jì) 由于輸入變量之間存在相互制約限定，使輸入變量的某些取值不存在，為 0 或?yàn)?1 均與輸出無(wú)關(guān)。稱為包含無(wú)關(guān)條件的邏輯問題。描述這類問題的邏輯函數(shù)稱為無(wú)關(guān)條件的邏輯函數(shù)。,例：設(shè)計(jì)組合邏輯電路，判別以余 3 碼表示的十進(jìn)制數(shù)是否為合數(shù)（非質(zhì)數(shù)）。 解：輸入變量為 A、

9、B、C、D，當(dāng)其表示的十進(jìn)制數(shù)為合數(shù)時(shí)輸出 F = 1，否則為 F = 0。 列出真值表，根據(jù)余 3 代碼規(guī)定，ABCD 組合中不允許出現(xiàn) 0000、0001、0010、1101、1110、1111。若不考慮無(wú)關(guān)項(xiàng)，函數(shù)表達(dá)式為：,加入無(wú)關(guān)項(xiàng)對(duì)輸出沒有影響。利用無(wú)關(guān)項(xiàng)可以化簡(jiǎn)為： 顯然后一個(gè)表達(dá)式更為簡(jiǎn)單?？刹捎门c非門實(shí)現(xiàn)，與非表達(dá)式為：,AB CD 00 01 11 10,00 01 11 10,2多輸出函數(shù)的組合邏輯設(shè)計(jì) 同一組變量可產(chǎn)生多個(gè)輸出函數(shù)，多個(gè)輸出函數(shù)存在一定的關(guān)系，邏輯簡(jiǎn)化時(shí)將所有輸出作為一個(gè)整體考慮，找出各輸出函數(shù)的公用項(xiàng)，從而使電路整體結(jié)構(gòu)最簡(jiǎn)。,例：設(shè)計(jì)一個(gè)全加器。 全

10、加器有兩個(gè)本位輸入 A、B，低位進(jìn)位輸入 Ci-1，產(chǎn)生和輸出 S 和進(jìn)位輸出 Ci,用異或門和與非門實(shí)現(xiàn)，可將表達(dá)式變換為：,所得方程已是最簡(jiǎn)方程，可畫出對(duì)應(yīng)的電路圖。但考慮多輸出函數(shù)的關(guān)聯(lián)，將函數(shù) C 做進(jìn)一步變換。 在邏輯電路圖中，兩個(gè)輸出信號(hào)共用一個(gè)異或門，可節(jié)省器件。,3無(wú)反變量提供的組合邏輯設(shè)計(jì) 實(shí)際設(shè)計(jì)中，為減少連線數(shù)量，僅提供正變量，不提供反變量。電路設(shè)計(jì)時(shí)，可簡(jiǎn)單地采用反相器生成反變量，但器件數(shù)量較多。若采用適當(dāng)?shù)姆椒?，則即可以減少器件使用量，又使邏輯電路簡(jiǎn)單。 例：無(wú)輸入反變量時(shí)，實(shí)現(xiàn)以下邏輯函數(shù)： 該式為最簡(jiǎn)表達(dá)式，選擇非門和與非門實(shí)現(xiàn)。但可再次簡(jiǎn)化電路。 邏輯函數(shù)式經(jīng)變

11、換后，僅需選擇與非門即可實(shí)現(xiàn)。,經(jīng)過邏輯變換后生成的電路，無(wú)需生成反變量，設(shè)計(jì)更為合理，且節(jié)省大量器件。 結(jié)論：最簡(jiǎn)函數(shù)式不一定對(duì)應(yīng)最簡(jiǎn)電路。,4.3 若干常用的組合邏輯電路,編碼將某一特定的邏輯信號(hào)變換為二進(jìn)制代碼。,4.3.1 編碼器,能夠?qū)崿F(xiàn)編碼功能的邏輯部件稱為編碼器。,一、普通編碼器,3位二進(jìn)制普通編碼器:8個(gè)輸入端，3個(gè)輸出端，常稱為8線3線編碼器。,編碼器分類：普通編碼器、優(yōu)先編碼器,任何時(shí)刻只允許輸入一個(gè)編碼信號(hào)（有效），否則會(huì)引起混亂。,Y2 =I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7 + I0I1I2I3I

12、4I5I6I7,Y1 =I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7,Y0 =I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7 + I0I1I2I3I4I5I6I7,Y2 =I4+ I5 +I6 +I7,Y1 =I2+ I3 +I6 +I7,Y0 =I1+ I3 +I5 +I7,因?yàn)槿魏螘r(shí)刻I0I7當(dāng)中只能有一個(gè)取值為1。即任何兩個(gè)輸入變量都是兩兩互斥的。因此可以化簡(jiǎn)成如下狀態(tài)。,Ii與Yj之間的關(guān)系：使Yj 為 1 的是那些Ii ，

13、其下標(biāo) i 的二進(jìn)制數(shù)的第 j 位均為1。,例 Y1 = I2+I3+I6+I7 即 Y1 = I010+I011+I110+I111,竅門：從000寫到111，找出其中第j位為1的那些組合，其代表的十進(jìn)制數(shù)就是I的下標(biāo),Y0 = I1 + I3 + I5 + I7 + I9 + I11 + I13 + I15 Y1 = I2 + I3 + I6 + I7 + I10 + I11 + I14 + I15 Y2 = I4 + I5 + I6 + I7 + I12 + I13 + I14 + I15 Y3 = I8 + I9 + I10 + I11 + I12 + I13 + I14 + I15,

14、根據(jù)前述的輸出與輸入下標(biāo)的關(guān)系可以直接寫出 16-4 編碼器的輸出函數(shù)表達(dá)式，如下：,二、優(yōu)先編碼器允許同時(shí)輸入兩個(gè)以上信號(hào)，但只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。 。,集成優(yōu)先編碼器舉例74148（8線-3線） （設(shè)I7優(yōu)先權(quán)最高 I0優(yōu)先權(quán)最低）,注意：該電路為反碼輸出。S為選通輸入端(低電平有效)， YS為選通輸出端(高電平有效) ，YEX 為擴(kuò)展編碼功能(低電平有效)。,輸出函數(shù)表達(dá)式,Y2 = I7 I6 I5 I4 + I7 I6 I5 + I7 I6 + I7 = I4 + I5 + I6 + I7,利用下式化簡(jiǎn),低電平,實(shí)例：74HC148,選通信號(hào),選通信號(hào),附加輸出信號(hào),為0

15、時(shí)，電路工作無(wú)編碼輸入,為0時(shí)，電路工作有編碼輸入,附加輸出信號(hào)的狀態(tài)及含意,74148編碼器的邏輯圖,74148引腳分布圖,控制端擴(kuò)展功能舉例：,例：用兩片8線-3線優(yōu)先編碼器 16線-4線優(yōu)先編碼器 其中， 的優(yōu)先權(quán)最高 ,第一片為高優(yōu)先權(quán) 只有(1)無(wú)編碼輸入時(shí)，(2)才允許工作 第(1)片 時(shí)表示對(duì) 的編碼 低3位輸出應(yīng)是兩片的輸出的“與非”,真值表,強(qiáng)調(diào):,是對(duì),有效輸入線的下標(biāo)進(jìn)行8421BCD編碼,并 以反碼輸出。二十進(jìn)制編碼器中每一 個(gè)十進(jìn)制數(shù)字獨(dú)立編碼，無(wú)需擴(kuò)展編碼 位數(shù)。因此，它沒有擴(kuò)展功能的使能端。,8421BCD碼,4.3.2 譯碼器,譯碼器將輸入的二進(jìn)制代碼轉(zhuǎn)換成特定

16、的輸出信號(hào),譯碼器分類：二進(jìn)制譯碼器、二十進(jìn)制譯碼器、顯示譯碼器,一、 二進(jìn)制譯碼器,1） 真值表,3） 邏輯圖,Y3=A1A0=m3,輸入,輸 出,A1 A0,Y3 Y2 Y1 Y0,1 0,0 0,1 1,0 1,0 0 0 1,0 1 0 0,0 0 1 0,1 0 0 0,1、2位二進(jìn)制譯碼器,2） 輸出表達(dá)式,A1,A0,4）邏輯符號(hào)(2線4線譯碼器),輸出0有效的2線4線譯碼器可用與非門構(gòu)成，,輸出1有效,5）常用集成2線4線譯碼器,74LS139： 雙2線4線譯碼器,輸出0有效,74LS139,輸出邏輯表達(dá)式,2、三位二進(jìn)制譯碼器,三位二進(jìn)制譯碼器即3線8線譯碼器，常用3線8線譯

17、碼器有74LS138,邏輯符號(hào)（輸出0有效）：,它能將三位二進(jìn)制數(shù)的每個(gè)代碼分別譯成低電平。,74LS138,譯碼器禁止時(shí)，所有輸出端都輸出無(wú)效電平,（高電平）。,集成譯碼器實(shí)例：74HC138,低電平輸出,附加 控制端,74HC138的功能表：,3、綜合,1）同理,四位二進(jìn)制譯碼器為4線16線譯碼器,2）二進(jìn)制譯碼器就是n線2n線譯碼器， 即，n變量全部最小項(xiàng)的譯碼器。,4、譯碼器的功能擴(kuò)展,1）題意3線8線譯碼器的真值表,2）連線圖之一,輸 入,輸 出,0 0 0,D2 D1 D0,DO,D1,D2,（1）,（2）,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1

18、 1 1,3）連線圖之二,D2,D1,D0,1,D2 = 0 時(shí)，(1)片工作; D2 = 1 時(shí)，(2)片工作.,輸入端可如圖連線：,如果譯碼器的片選端有多個(gè),例： 用74HC138（3線8線譯碼器）轉(zhuǎn)換成4線16線譯碼器,D3=1,D3=0,二、二十進(jìn)制譯碼器,（以8421BCD碼的譯碼器為例）,2、結(jié)構(gòu)：4線10線，沒有片選端。,3、常用集成8421BCD碼譯碼器有74LS042，,三、顯示譯碼器,1、七段字符顯示器（七段數(shù)碼管）,由七個(gè)發(fā)光二極管組成的數(shù)碼顯示器叫做LED數(shù)碼管，或LED七段顯示器，可以顯示十進(jìn)制數(shù)。,1、功能：能將8421BCD碼譯成對(duì)應(yīng)的高、低點(diǎn)平。,（圖略）,等效

19、電路：,共陽(yáng)極，需0驅(qū)動(dòng),共陰極，需1驅(qū)動(dòng),2、 BCD碼七段顯示譯碼器,為了使七段數(shù)碼管顯示BCD代碼所表示的十進(jìn)制數(shù)，必須使用顯示譯碼器，將BCD代碼譯成數(shù)碼管所需的驅(qū)動(dòng)信號(hào)。,常用可以驅(qū)動(dòng)共陰極LED數(shù)碼管的顯示譯碼器有74LS248等。,LED數(shù)碼管外形圖,h,a,g,d,b,c,e,f,74LS248,+U,a,b,c,d,e,f,g,a,b,c,d,e,f,g,2. BCD七段字符顯示譯碼器（代碼轉(zhuǎn)換器）7448,四、譯碼器的應(yīng)用,1、用譯碼器作數(shù)據(jù)分配器,數(shù)據(jù)分配器將一路輸入數(shù)據(jù)根據(jù)地址選擇碼分配給多 路數(shù)據(jù)輸出中的某一路輸出。,例1：用2線4線譯碼器作數(shù)據(jù)分配器：,A1A0端：

20、地址碼輸入端,1 0,1 1 1 1,1 0 1 1,1 0 1 1,1 1 1 1,0 0,0 1,1 0,1 1,A1 A0,地址碼,輸出,1,0,1,0,例如：令地址碼A1A0=10,功能表,D,例2：用譯碼器設(shè)計(jì)一個(gè)“1線-8線”數(shù)據(jù)分配器,Y,0,1,Y,2,Y,3,Y,4,Y,5,Y,6,Y,7,Y,0,A,A,A,1,2,S,2,S,1,S,3,74138,D,1,0,D,0,D,1,D,2,D,3,D,4,D,5,D,6,D,7,輸,據(jù),入,數(shù),輸,據(jù),出,數(shù),地址選擇信號(hào),2、用譯碼器產(chǎn)生任意邏輯函數(shù),n線2n線的譯碼器，可產(chǎn)生不多于n個(gè)變量的任意邏輯函數(shù)。,1）方法步驟,2

21、）注意,控制端的條件要滿足。,函數(shù)變量的權(quán)位應(yīng)與所用譯碼器輸入代碼的權(quán)位相對(duì)應(yīng)；,所用譯碼器輸出1有效時(shí)，輸出端應(yīng)附加或門；,把原函數(shù)化為最小項(xiàng)之和形式；,根據(jù)函數(shù)的變量數(shù) n ， 確定用n線2n線譯碼器；,所用譯碼器輸出0有效時(shí)，輸出端應(yīng)附加與非門。,假設(shè)用圖示輸出1有效的 3線8線譯碼器產(chǎn)生此函數(shù)，,則應(yīng)將Z式變?yōu)槿缦滦问剑?如果用輸出0有效的3線8線譯碼器74LS138產(chǎn)生此函數(shù)，,解：,Z,A,B,C,1,譯碼器輸出端附加或門即可。,則應(yīng)將Z式變?yōu)槿缦滦问剑?譯碼器輸出端附加與非門即可。,=m0+m6+m7,Y0+Y6+Y7,Z=m0+m6+m7,Z=m0+m6+m7,Z,A,B,C,

22、1,解：寫出各輸出的最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非與非形式:,例2 已知某組合邏輯電路的真值表，試用譯碼器（輸出0有效）和門電路設(shè)計(jì)該邏輯電路。,用一片74LS138加三個(gè)與非門就可實(shí)現(xiàn)該組合邏輯電路。,可見，用譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)時(shí)，優(yōu)點(diǎn)更明顯。,與非與非形式:,4.3.3 數(shù)據(jù)選擇器,地址碼,二、輸出表達(dá)式,三、邏輯電路圖,D2,0 0,0 1,1 0,1 1,D0,D1,D3,數(shù)據(jù)選擇器的功能是從一組數(shù)據(jù)中選則某個(gè)數(shù)據(jù)輸出,一、真值表,1,Y,&,A1,A0,D3,D2,D1,D0,（以四選一數(shù)據(jù)選擇器為例）,四、邏輯符號(hào)（附加控制端）,Y=,D0,D1,D2,+A1A0,D3,八選一數(shù)

23、據(jù)選擇器有三位地址碼A2A1A0 可在八位數(shù)據(jù)D7 D0選擇某一位。（圖略）,五、 數(shù)據(jù)選擇器功能的擴(kuò)展,例： 試用一片雙四選一數(shù)據(jù)選擇器74LS153 組成一個(gè)八選一數(shù)據(jù)選擇器。,解：連接線路如圖,A2,Y,常用集成四選一數(shù)據(jù)選擇器有74LS153，內(nèi)含雙四選一電路。,當(dāng)A2=0時(shí)，(1)部分電路工作，,可在D0 D3 種選擇某個(gè)數(shù)據(jù)；,（1）,（2）,A1,A0,D7,D6,D5,D4,D3,D2,D1,D0,可在D4 D7中選擇某個(gè)數(shù)據(jù)。,當(dāng)A2=0時(shí)，(2)部分電路工作，,六、數(shù)據(jù)選擇器的應(yīng)用,具有n位地址碼的數(shù)據(jù)選擇器，可以產(chǎn)生不多于n+1個(gè)變量的任意邏輯函數(shù)。,解：四選一數(shù)據(jù)選擇器

24、的輸出表達(dá)式為：,將 Z 式寫成與 Y 式完全對(duì)應(yīng)的形式：,對(duì)照 Z 式與 Y 式知，只要令：,Z =,根據(jù)替代關(guān)系連接線路,0,C,+ AB,1,A,B,C,1,Z,A1=A，,A0=B，,D1=0，,D2=C，,D3=1,數(shù)據(jù)選擇器的輸出函數(shù)就是 Z 式所表示的邏輯函數(shù),注：結(jié)果不唯一,4.3.4 加法器,加法器是構(gòu)成計(jì)算機(jī)中算術(shù)運(yùn)算電路的基本單元。,一、1位加法器,1、1位半加器,真值表,輸出邏輯表達(dá)式,邏輯圖,CO=AB,0 0,0 1,1 0,1 1,0,0,1,0,1,0,0,1,A B,S,CO,邏輯符號(hào),A,B,S,CO,只能將兩個(gè)1位二進(jìn)制數(shù)相加，,不能將低位的進(jìn)位信號(hào)納入計(jì)

25、算的加法器稱為1位半加器。,輸 入,輸 出,2、1位全加器,能將低位的進(jìn)位信號(hào)納入計(jì)算的加法器稱為全加器,二、多位加法器,兩個(gè)多位數(shù)相加時(shí)每一位都可能出現(xiàn)進(jìn)位信號(hào)，因此，必須使用全加器。,1、串行進(jìn)位加法器,輸入,輸出,A B CI,CO S,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,1位全加器真值表,1位全加器輸出表達(dá)式：,邏輯圖（略）,邏輯符號(hào)：,0,0,1,0,1,0,0,1,1,0,0,1,0,1,1,1,4位串行進(jìn)位加法器：,1,0,0,1,1,1,0,1,1,1,1,例如做14+7的運(yùn)算：,=（10101）2 = 16+4+1

26、=（21）10,0,1,1,1,0,(1110)2+(0111)2,0,2. 超前進(jìn)位加法器 基本原理：加到第i位 的進(jìn)位輸入信號(hào)是兩 個(gè)加數(shù)第i位以前各位 （0 j-1）的函數(shù)， 可在相加前由A,B兩數(shù)確定。 優(yōu)點(diǎn)：快，每1位的和 及最后的進(jìn)位基本同時(shí)產(chǎn)生。 缺點(diǎn)：電路復(fù)雜。,74LS283,不片接時(shí),芯片74LS283的CI 端應(yīng)接低電平.,74LS283,三、加法器的應(yīng)用,加法器常用來(lái)進(jìn)行代碼轉(zhuǎn)換,用一片74LS283把 8421BCD碼轉(zhuǎn)換成余3碼。,解：余3碼 = 8421BCD + 0011,余 3 碼,8421BCD碼,用一片74LS283,附加必要的門電路 將8421BCD碼轉(zhuǎn)

27、換成2421BCD 碼。,所以：如圖連接即可。,0 0 1 1 修正值,例1：,例2：,2、修正電路的設(shè)計(jì),1、真值表（設(shè)計(jì)一覽表）,74LS283的輸入,74LS283的輸出,8421BCD,A3A2A1A0,修正值,B3B2B1B0,2421BCD,S3 S2 S1 S0,0 0 0 0,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,0 1 1 0,0 1 1 1,1 0 0 0,1 0 0 1,0 0 0 0,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,1 0 1 1,1 1 0 0,1 1 0 1,1 1 1 0,1 1 1 1,0

28、 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 1 1 0,0 1 1 0,0 1 1 0,0 1 1 0,0 1 1 0,觀察修正值可知：,B3=0；,B0=0；,m5+m6+m7+m8+m9,約束項(xiàng)：m10+m11+m12+m13+m14 +m15 =0,解：,3、修正電路輸出邏輯表達(dá)式,已知:,B2=B1=m5+m6+m7+m8+m9,m10+m11+m12+m13+m14 +m15 =0,8421BCD碼,修正值,2421BCD碼,B2=B1=,A3,+ A2A0,+ A2A1,連接線路,例3： 用一片74LS138實(shí)現(xiàn) 1位全加器的邏輯功能,連接線路如圖。,例4： 用1片74LS139實(shí)現(xiàn) 1位全加器的邏輯功能。,先將雙2線4線連接成3線8線 譯碼器，再產(chǎn)生題示邏輯功能。,已知1位全加器的邏輯表達(dá)式為,1,A,B,CI,S,CO,A,B,CI,S,CO,4.3.5 數(shù)值比較器,一、1位數(shù)值比較器,1、真值表,2、輸出邏輯表達(dá)式,3、邏輯圖,1,0,0,1,0,0,1,0,0,1,0,0,Y(A=B),A B,0 0,0 1,1 0,1 1,A,B,A3A2 A1 A0,B3B2 B1 B0,從高位開始比較，,若A3B3 則AB， 若A3B3 則AB， 若A3=B3 則再比較低位,